Aktueller Inhalt von Ramius

Frage mich nur warum AMD dies macht. Das verursacht doch haufenweise zusätzliche Kosten wenn man eine zusätzliche Linie bei Samsung aufsetzt.

Die interessanteste Info ist doch dass der L1D von 32KiB auf 48KiB steigt, die Assoziavität von 8 auf 12 steigt und die Latenz des Caches trotzdem bei nur 4 Taktzyklen liegt.

Vielleicht ist der Vorteil von PCIe 5.0 in der Praxis nicht so wichtig, da selbst die PCIe 3.0 Schnittstelle von der Bandbreite im Gaming oft nicht mal gesättigt wird. Für was brauche ich PCIe 5.0 wenn selbst PCIe 3.0 locker ausreicht ?

Die Temperaturen sind doch gar nicht das Problem. Es gibt doch den Eco-Mode und da läuft das doch mit viel weniger Temperatur und nur geringem Leistungsverlust. Die Grafik kann man hoffentlich komplett abschalten, ich will da keine Verlustleistung von mitschleppen.

Ich befürchte eher, dass Intel Raptor Lake mit 6 Ghz auf den Markt bringen will.

Im Moment wollen doch Apple, Nvidia, etc. bestellte Wafer bei TSMC loswerden.

Was ist denn mit "Integrated AI and Machine Learning optmizations" gemeint? Zen4 bringt doch schon VNNI und AVX512.

Was wird bei den Chiplets bei Zen5 breiter? Warum wird der Abstand zwischen Zen4 und Zen5 kürzer wie zwischen Zen3 und Zen4? Man braucht doch auch eine gewisse Zeit damit die Chips sich verkaufen und kann nun nicht z.B. schon nach 6 Monaten den Nachfolger rausbringen.

Man sieht eben, dass man sich nicht von menschenverachtenden Diktaturen abhängig machen darf. Die EU redet gerne von Werten, dann sollen sie doch mal danach handeln. 1. Keine Handelsverträge mit Ländern die sich nicht an das Völkerrecht halten 2. Keine Handelsverträge mit Ländern in denen die...

Für Notebooks würde es sich anbieten eine CPU nur aus kleinen Kernen zu bauen.

Die Schlussfolgerung, dass AMD erst mal nur wenige 5nm Wafer brauchen wird sehe ich nicht so. Zum einen bestehen einzelne Prozessoren/GPUs aus mehreren 5nm Chiplets und zum Anderen will AMD mehr Prozessoren/GPUs verkaufen. Ergo AMD braucht mehr 5nm Wafer denn 7nm Wafer um den Marktanteil zu erhöhen.

Weder Flash noch DRAM sind für einen CPU-Cache geeignet. Ein CPU-Cache muss vor allem geringe Latenz und hohe Bandbreite haben. Insbesondere sollen die Daten schneller wie mit dem lahmen DRAM zur Verfügung stehen.

Wenn da 2 verschiedene Prozesse und damit 2 verschiedene Designs verwendet werden, dann wird man doch auch die Vorteile der jeweiligen Prozesse nicht links liegen lassen, sondern auch nutzen. Also ich denke nicht, dass man bei verschiedenen Prozessen nur die Cachegrößen ändert.

Es geht doch darum den 16 Kerner auf der gleichen Chipletfläche unterzubringen wie den 8 Kerner. Deshalb würde man wohl auch die Hälfte des L3 Caches aus dem Chiplet entfernen und dann mittels 3D V-Cache zusätzlichen L3 Cache hinzufügen. Also von den 32 MLB L3 Cache 16 MB L3 Cache wegnehmen und...

Ja, Zen4 wird AVX512 unterstützen. AVX512 bei den kleinen Kernen zu streichen ist zwar naheliegend, aber da Windows aktuell mit unterschiedlichen Befehlssätzen bei den Cores nicht klarkommt könnte man entweder einen Chip nur mit den großen Kernen bauen oder einen nur mit den kleinen Kernen, die...