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Die Taktraten von CanardPC (2,4 GHz Base /2,8 GHz Boost) sind deutlich zu niedrig. Mag ja sein, daß irgendein Sample momentan so läuft, aber in 150W sind da locker >=3GHz drin, und zwar Bastetakt. Da das Teil ja wohl ein MCM aus zwei Zeppelin-Dies ist, kann man ja mal grob den Verbrauch des...

Die hätten bei ihrer Behauptung mit dem "world’s first commercially available 5 GHz processor" mal lieber noch ein "x86" einfügen sollen. Den Power6 gab es auch bereits mit 5GHz (im Jahr 2007 in 65nm).

Oder auch 2 CUs wie bei Kabini. Wieso, Du beschreibst doch gerade, wie die Lösung mit 36 CUs perfekt paßt?!? 3 Raster-Einheiten (je 16 Pixel pro Takt, also in der Summe 48 ), 3 Shaderarrays zu je 12 CUs bestehend aus 3 Gruppen zu je 4 CUs. Ergibt 36 CUs mit Vierergruppen aus CUs. Die Zahl der...

Pro Kern ist es egal, die FPU und sein eigener Scheduler kümmern die Integer-Kerne nicht wirklich. Und nein, die Pipelines bei BD/PD/SR sind 128Bit breit, die haben nur 3 (Steamroller) bis 4 (BD/PD) davon, die jeweils etwas unterschiedlich mit Einheiten bestückt sind, die sind also nicht...

Das muß man nicht unbedingt ausprobieren, falls man den Optimierungs-Guides von AMD vertraut ;). Da steht das genau so drin. Es ist ja keine Frage, daß AVX-Instruktionen, die mit den 256Bit breiten YMM-Registern operieren, meist in zwei µOps zerlegt werden (bei ein paar werden es mehr als...

Es ist vielleicht für Dich nicht relevant, aber es ist entscheidend für das Flag, um welches sich dieser Thread dreht. *buck* Im Übrigen solltest Du vielleicht nochmal die Argumentation mit dem K8 überdenken. Eine ganze Latte von double decode Instruktionen kann der nämlich auch mit Durchsatz 1...

Na dann schauen wir doch mal in Deinen ersten Beitrag hier: Das ist schlicht falsch. BD kann 256Bit Instruktionen eben nicht direkt in voller Breite abarbeiten. Er besitzt keine 256Bit Pipeline(s), sondern multiple 128Bit-Pipelines (weswegen die 256Bit Instruktionen ja auch in zwei 128bittige...

Das bezog sich offensichtlich auf die von Dir postulierte Aufteilung von SIMD-Instruktionen auf das 32bit oder 64bit Level der einzelnen Werte im Vektor. Die findet nicht statt. Ein (interne µOp-) Instruktion kann die komplette, physisch implementierte Vektorbreite abarbeiten. Das ist der...

@gruffi: AVX, FMA, whatever bezeichnen SIMD-Befehlssatzerweiterungen. D.h. ein Satz von z.B. 64Bit breiten DP-Werten in einem breiteren Vektorregister wird von einem einzigen SIMD-Befehl als Operand konsumiert. Da wird intern gar nichts an den Befehlen aufgeteilt, nur die eigentlichen...

Dazu nochmal Genaueres. Bisher sieht es so aus: Mit Steamroller dann so: Pipe 0 (FMA0)|Pipe 1 (FMA1)|Pipe 2 (FSTORE) FPFMA (fmul, fadd, fmac) | FPFMA (fmul, fadd, fmac) | FPSTO (fpstore) FPMAL (MMX/AVX/SIMD ALU [adds, bitops, cmps] | FPXBR (shuffles?, packs, permutes) | FPMAL...

Na klar pro Core. Bei BD kann ein Kern vier µOps in einem Rutsch (in einem Takt) erhalten. Laut dem Software Optimization Guide gibt es bereits jetzt einen sogenannen Instruction Byte Buffer (der bei Jaguar offenbar nur noch Instruction Buffer heißt). AMD behauptet, daß der pro Thread 16...

Weil vermutlich die FPU nicht mit 8 auf einmal klarkommt. Wenn also beide Decoderblöcke nur FP-µOps ausspucken, müssen sich die etwas einbremsen, um z.B. die (mal ins Blaue getippt) Summe von 4 FP-Ops/Takt nicht zu überschreiten. Ja, aber in diesem zweiten Takt sind es dann 4 Ops/Takt. ;) Na die...

Nun, Du mußt aufpassen, was Zitat ist und was Schlußfolgerung von BSN. Wir sind uns ja einig, daß das mit den Latenzen nicht stimmen kann und die Pipeline-Anzahl meint (entweder falsch zitiert oder es steht falsch drin). Dann kannst Du aber nicht die aufgrund einer falschen Voraussetzung...

Da wird nur nichts verkürzt. Die floating point Pipelines haben 6 Stages für die Arithmetik und das bleibt ziemlich sicher auch so. Was sich ändert, ist daß die Anzahl der Pipelines von 4 auf 3 reduziert wird. Das zitiert BSN entweder falsch oder es steht falsch im Guide (wäre nicht...

Nicht so ganz. Alle DRAM-Chips haben seit Jahren Latenzen im identischen Bereich, wenn man es in Nanosekunden ausdrückt. Als typische/gute Werte kann man so etwa 10-10-10-30 ns annehmen. Das gilt über alle DDR-Varianten und auch für GDDR3/4/5 (die Speicherzellen sind ja die gleichen, die hängen...

Heise hat da was in den falschen Hals bekommen. Im Turbodock steckt keine GPU (also im vorgeführten). Der Temash-Chip wird 40% höher getaktet, das war's. AMD hat nur erwähnt, daß man optional eine diskrete GPU in das Dock bauen könnte. Aber zum einen wäre die Anbindung nicht übermäßig schnell...

Inzwischen gibt es 4 GBit-Chips (PS4 wird 16 davon benutzen). An einem 128Bit-Interface bekommt man 8 davon unter (im Clamshell-Modus, jeder Chip mit 16Bit angebunden, das unterstützt GDDR5 standardmäßig), sind dann also 4 GB maximal. Edit: Opteron hat natürlich recht. Wenn man sich mal die...

Der Vergleichswert von 3DMark Vantage für den C50 (1246 Punkte) ist übrigens falsch. Das ist offenbar der CPU Score (der höchste, den man bei notebookcheck.com für den C50 findet), nicht der Gesamt- oder GPU-Score. Diese gibt es hier bei der HD6250 zu sehen. Das wären dann maximal 425 für den...

Aus diesen Plots lassen sich kaum konkrete Frequenzen ablesen. Die >+10% beziehen sich ja erstmal auf Vorteile durch das Design noch ohne den Prozeß. Wo genau im Shmoo-Plot AMD die üblichen Betriebspunkte sieht, geht ja durch die ganzen Normierungen auch verloren. Außerdem zeigen beide Plots nur...

Was für einen Account benötigt man eigentlich, um die Bildergalerie einzusehen? Ich bekomme da immer ein "Access denied". :(

Bei GF haben alle 28nm Prozesse HKMG. Das war TSMC, bei denen 28LP nur Poly-Gates hat (HPL ist deren low power Prozeß mit HKMG).

Opteron hat mir eine PN geschrieben (die letzte, die ins Postfach paßte :]). Ich packe meine Antwort an ihn auch einfach mal hier ins Forum. =============== Um ehrlich zu sein, bin ich da schon eine Weile raus. Allerdings muß ich gestehen, daß ich kürzlich mitbekommen habe, daß da nicht...

Man kann zwar (aber längst nicht immer) Source und Drain benachbarter Transistoren direkt verbinden (ermöglicht effizienteres Layout, ist eine Optimierungsaufgabe), trotzdem werden die unteren Metal-Layer (z.B. M1 bis M3, die sogenannten "critical layers") mit den gleichen Tools belichtet, wie...

Du sagst es. Außerdem gibt es entsprechende Beschreibungen durchaus zu finden, ich habe halt nur eines der ersten Suchergebnisse genommen, die Google zu dem Thema ausspuckte. In der Präsentation ging es um die Messung und Charakterisierung des Selfheating-Effektes. ;) Nö, die Leiterbahnen laufen...

Steht da, welche Optionen noch "under assessment" sind oder woher weißt Du, daß UTBOx nicht schon unter verfügbar fällt, da ja die Oxidschichtdicke laut Dir bei 10nm anfangen kann? ;) Ich sage doch nur, daß mit UTBOx das self heating abnimmt und dies somit weniger kritisch wäre. Und durch...