1MB single cores und dual cores mit mehr Transistoren

Dresdenboy

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Da es auch Fakten sind, dachte ich, daß es in dieses Forum besser passt.

Bei den 1MB-Singlecores findet man nun statt 105,9 neuerdings 114 Mio. Transistoren vor! Der DC hat nun laut 2 Sites, die die Informationen von AMD bekamen, 233 Mio. Transistoren, also mehr als das doppelte des Single-Cores, obwohl sich die Zahl der HT-Links nicht verdoppelte, wie auch ein MCT fehlt. Der 512kB-L2-Die hat laut Tabellen bei AMD weiterhin 68,5 Mio. Transistoren.

Die Die-Flächen änderten sich auch etwas: 1MB-Die nun 115 mm² statt 114. Und die anhand der DC-Bilder (sowohl Die-Foto, Die-Plot als auch Dual-Core-Chip ohne IHS von amdzone.com) ermittelten Die-Größen von ca. 208-210 mm² sind nun auf 199 mm² geschrumpft.

Für SSE3 ist der Zuwachs viel zuviel (~40% eines K8 Cores!). Und die Flächenänderungen können neben Optimierungen auch an nun schon verwendeten 11 Layern liegen. Evtl. sind schon Pacifica und Presidio enthalten.

Siehe auch
AMD Product Description Page
und diesen
RWT-Thread für Weiteres zu dem Thema.
 

Patmaniac

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Dresdenboy schrieb:
Evtl. sind schon Pacifica und Presidio enthalten.
Wollt ich gerade auch sagen. Würde zumindest Sinn machen (und Intel hats mit HT beim P4 vorgemacht). Trotzdem ist es Spekulatius! :P ;)
 

mtb][sledgehammer

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Insbesondere beim Dual-Core Chip kann ich mir gut vorstellen, dass noch mehr redundante Cache Flächen integriert wurden: lieber 5% mehr Transistoren als 10 % mehr Abfall.
 

Dresdenboy

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Patmaniac schrieb:
Trotzdem ist es Spekulatius! :P ;)
Daß die Diegrößen und Transistorzahlen anders sind aber nicht. ;)

mtb][sledgehammer schrieb:
Insbesondere beim Dual-Core Chip kann ich mir gut vorstellen, dass noch mehr redundante Cache Flächen integriert wurden: lieber 5% mehr Transistoren als 10 % mehr Abfall.
Auf WO hat Kpf auch DFM und mehr Redundanz vorgeschlagen. Das könnte man mal versuchen, herauszufinden.
 

Treverer

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Dresdenboy schrieb:
Der DC hat nun laut 2 Sites, die die Informationen von AMD bekamen, 233 Mio. Transistoren, also mehr als das doppelte des Single-Cores, obwohl sich die Zahl der HT-Links nicht verdoppelte, wie auch ein MCT fehlt.


mir war irgendwo aufgefallen, daß das die der dualis von amd trotz mehr tranisistoren kleiner(!) sein soll, als jene von intel. aber ich finde die quelle nun nicht mehr. aber wenn es so ist, widerspricht dies der alten behauptung, intel würde (insbesondere beim cache) effektiver, sprich kleiner, arbeiten können.

edit:

ach, war ja doch auf anandtech:

http://anandtech.com/printarticle.aspx?i=2397

intel: 230mio transistoren auf 206qmm

amd: 233mio transistoren auf 199qmm

wenn das stimmt, wäre das doch schon mal top :)
 

Kamui

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Dresdenboy schrieb:
Auf WO hat Kpf auch DFM und mehr Redundanz vorgeschlagen. Das könnte man mal versuchen, herauszufinden.
Öhm, wie denn? ??? *noahnung*
 

mtb][sledgehammer

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Weiterer Vorschlag: der Speichercontrollerkönnte schon DDR2 oder gar DDR3 kompatibel sein, sodass AMD im Falle eines Falles (dass die DDR2 Preise fallen) rasend schnell umsteigen könnte. Dennoch wäre dafür alleine das Transistorplus ein wenig groß.
 

rkinet

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Im Vergleich zum 2800+ 1M (CG) haben wir ca. 8 Mill. Transitoren mehr durch Stepping E4 (s. http://www.amd.com/us-en/Processors/ProductInformation/0,,30_118_10220_10221^10269,00.html)

Klingt alles eher nach Verbesserungen, die bereits der Winchester teils hatte und nun durch SSE3 noch verfeinert wird. Die Theorie zu Reservezellen beim L2 klingt realistisch, da AMD ja eine höhere Anzahl an verwendbaren großen L2 benötigt.
Ob AMD bereits Pazifica da (inaktiv= integriert, muss man sehen. Lt. inoff. Roadmap kommt Pazifica durchaus noch als 90nm Produkt, was dann aber einen Sinn dafür gibt.


Übrigens
- es gibt beim X2 jetzt auch das Stepping 'E6':
http://www.amdcompare.com/us-en/desktop/
allerdings nur für die 1M + 1M Modelle

Dafür hat der 512k + 512k auch ein Stepping 'E4', was irgendwie unlogisch klingt.
Allerdings haben diese X2 die Endung 'BV' ('ADA4x00DAA5BV'), während 1M + 1M und Stepping 'E6' auf 'CD' ('ADA4x00DAA5CD') hören.
 
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Dresdenboy

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Kamui schrieb:
Zumindest Redundanz könnte man bei hochaufgelösten Bildern (wie z.B. die ersten Die-Fotos von AMD, welche das Die mit 100px/mm (2540 dpi) auflösten) untersuchen, da sich bei den SRAM-Blöcken im L2-Cache das Seitenverhältnis ändern sollte.


rkinet schrieb:
Übrigens
- es gibt beim X2 jetzt auch das Stepping 'E6':
http://www.amdcompare.com/us-en/desktop/
allerdings nur für die 1M + 1M Modelle

Dafür hat der 512k + 512k auch ein Stepping 'E4', was irgendwie unlogisch klingt.
Allerdings haben diese X2 die Endung 'BV' ('ADA4x00DAA5BV'), während 1M + 1M und Stepping 'E6' auf 'CD' ('ADA4x00DAA5CD') hören.
Das spricht doch eher für den schon erwähnten extra 1M-DC-Die anstelle von nur defekten/deaktivierten 2M-DC-Dies. Auf comp.arch meinte ja schon jemand von AMD zu den gespiegelten cores, daß so das gleiche Routing verwendet werden kann und Änderungen am Core direkt vom Single-Core übernommen werden könnten - somit auch das Stepping. Da das Stepping sich eigentlich auf Core und MCT bezieht, schließt es nicht aus, daß ein E4-Stepping sowohl als 1MB-Variante als auch als 512kB-Variante auftaucht.
 
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