AMD APUs (Strix Halo, Strix Point, Hawk Point, Phoenix, Rembrandt, Cezanne, Renoir, Mendocino)
Damit bekommst du vielleicht die Bumps kleiner aber der Stromfluss benötigt dennoch einen Mindestquerschnitt, wodurch mehr von diesen Bumps erforderlich wären. Man würde also lediglich bei den Bumps für die Daten Fläche sparen, hätte es aber mit einem deutlich teureren Design zu tuen welches die Produktionskosten hoch treibt. Zudem stellt sich noch die Frage ob überhaupt genügend Produktionskapazitäten für den Zusammenbau verfügbar wären.
Das wären dann auch schon die beiden Hauptprobleme. Die Endprodukte würden ohne ernsthaften Nutzen einfach nur teurer.
Das wären dann auch schon die beiden Hauptprobleme. Die Endprodukte würden ohne ernsthaften Nutzen einfach nur teurer.
1. Stromversorgung:
Diese sollte nicht den Großteil der Fanouts ausmachen. Der Querschnitt der Bumps ist dabei auch weniger ein Problem, da der Widerstand trotzdem vor allem von der Leitungslänge abhängt.
2. Kosten:
Passive Interposer sind prinzipiell günstig und Intel hat diese mittlerweile in allen CPUs in allen Leistungsklassen im Einsatz.
3. Kapazität:
Nicht ohne Grund baut TSMC schon seit einer Weile an neuen packaging Anlagen und zu Zen 6 könnte die neue Kapazität voll bereit stehen (wenn sich AMD hier Kapazitäten gesichert hat, wovon ich aber ausgehe) .
4. Kein ernsthafter Nutzen:
Interposer bieten geringere Latenzen und eine deutlich effizientere Datenübertragung. Beides sind im Moment die größten Nachteile von AMDs Chiplet Ansatz auf organischem Träger.
5. Die Gerüchte stammen von MLID und nicht mir
Diese sollte nicht den Großteil der Fanouts ausmachen. Der Querschnitt der Bumps ist dabei auch weniger ein Problem, da der Widerstand trotzdem vor allem von der Leitungslänge abhängt.
2. Kosten:
Passive Interposer sind prinzipiell günstig und Intel hat diese mittlerweile in allen CPUs in allen Leistungsklassen im Einsatz.
3. Kapazität:
Nicht ohne Grund baut TSMC schon seit einer Weile an neuen packaging Anlagen und zu Zen 6 könnte die neue Kapazität voll bereit stehen (wenn sich AMD hier Kapazitäten gesichert hat, wovon ich aber ausgehe) .
4. Kein ernsthafter Nutzen:
Interposer bieten geringere Latenzen und eine deutlich effizientere Datenübertragung. Beides sind im Moment die größten Nachteile von AMDs Chiplet Ansatz auf organischem Träger.
5. Die Gerüchte stammen von MLID und nicht mir
Und der Leiterwiderstand hängt wovon ab?
Richtig, der Länge des Leiters und dessen Querschnitt. (beim gleichen Material)
Dementsprechend fällt dann die Verlußtleistung und der Spannungsabfall in Abhängigkeit vom Stromfluss darauf aus. Beides sollten wiederum möglichst gering ausfallen weil es Störfaktoren sind.
Mit dem Interposer fährst du immer teurer weil dieser noch zu den Package Kosten noch hinzu kommt und die Microbumps mit ziemlicher Sicherheit auch teurer sind und bei der Rechnung ebenfalls noch oben drauf kommen. Da das Endprodukt sonst keine Vorteile davon hat wäre es nur komplizierter und teurer. (mehr Teile und Bearbeitungsschritte -> zusätzliche Ausfallmöglichkeiten weit hinten in der Produktionskette)
Warum sollte der Interposer bei einem solchen Produkt bessere Latenzen bieten? Die Signalwege bis zum Sockel sind mindestens gleich lang und für die Kommunikation innerhalb des CPU Chiplets wäre es irrelevant. Die Kommunikation zwischen den Chiplets hängt wiederum nicht nur von der Entfernung ab sondern auch von den zusätzliche Schnittstellen die dafür erforderlich sind und daran würde sich letztendlich nichts ändern.
Würde man mit den einzelnen Chiplets weiter zusammenrücken darf man wiederum noch zusätzliche Spacer mit einrechnen um eine möglichst ebene Fläche zu erhalten und die weiter zusammen gerückten Chips heizen sich durch die größere Nähe gegenseitig stärker auf.
Ja, es sind Gerüchte und als solche muss man sie ach behandeln denn bei Gerüchten ist auch immer viel Unsinn mit dabei.
Im Embedded Bereich könnte es sinnvoll sein wenn man einen großen Chip aus vielen kleinen zusammensetzen und so z.B. den RAM mit aufbringen will. Die liegen dann aber auch in anderen Preisbereichen, erst recht bei Kleinserien. Aber bei einem gesockelten Standard Prozessor der im hart umkämpften Preisbereich liegt und es am Ende keine ernsthaften Vorteile gibt sondern nur Zusatzkosten? Wohl kaum.
Richtig, der Länge des Leiters und dessen Querschnitt. (beim gleichen Material)
Dementsprechend fällt dann die Verlußtleistung und der Spannungsabfall in Abhängigkeit vom Stromfluss darauf aus. Beides sollten wiederum möglichst gering ausfallen weil es Störfaktoren sind.
Mit dem Interposer fährst du immer teurer weil dieser noch zu den Package Kosten noch hinzu kommt und die Microbumps mit ziemlicher Sicherheit auch teurer sind und bei der Rechnung ebenfalls noch oben drauf kommen. Da das Endprodukt sonst keine Vorteile davon hat wäre es nur komplizierter und teurer. (mehr Teile und Bearbeitungsschritte -> zusätzliche Ausfallmöglichkeiten weit hinten in der Produktionskette)
Warum sollte der Interposer bei einem solchen Produkt bessere Latenzen bieten? Die Signalwege bis zum Sockel sind mindestens gleich lang und für die Kommunikation innerhalb des CPU Chiplets wäre es irrelevant. Die Kommunikation zwischen den Chiplets hängt wiederum nicht nur von der Entfernung ab sondern auch von den zusätzliche Schnittstellen die dafür erforderlich sind und daran würde sich letztendlich nichts ändern.
Würde man mit den einzelnen Chiplets weiter zusammenrücken darf man wiederum noch zusätzliche Spacer mit einrechnen um eine möglichst ebene Fläche zu erhalten und die weiter zusammen gerückten Chips heizen sich durch die größere Nähe gegenseitig stärker auf.
Ja, es sind Gerüchte und als solche muss man sie ach behandeln denn bei Gerüchten ist auch immer viel Unsinn mit dabei.
Im Embedded Bereich könnte es sinnvoll sein wenn man einen großen Chip aus vielen kleinen zusammensetzen und so z.B. den RAM mit aufbringen will. Die liegen dann aber auch in anderen Preisbereichen, erst recht bei Kleinserien. Aber bei einem gesockelten Standard Prozessor der im hart umkämpften Preisbereich liegt und es am Ende keine ernsthaften Vorteile gibt sondern nur Zusatzkosten? Wohl kaum.
So ein Mikrobump ist aber entspannend auch sehr kurz und damit bleibt dessen Widerstand trotz kleinem Querschnitt verschwindend gering.
Den Informationen nach die ich finden konnte kann Advanced Packaging aufgrund höherer Automatisierung sogar günstiger sein als herkömmliches. Im Moment sind die mangelnden Kapazitäten wohl Kostentreiber Nummer 1. Bleibt der Interposer selbst, bei einem passiven Silizium Interposer mit 180nm Technik ist wohl nicht viel mehr als 1 Dollar pro Chip anzusetzen. Desweiteren soll es bald auch noch Glas Substrat Interposer geben. Das yield von 2.5D packaging sollte gerade durch die Automatisierung einfach hoch zu halten sein, solange man nicht am Prozess Limit arbeitet. Wenn du genauere Informationen zu den Preisen hast wäre ich dafür aber sehr dankbar.
Die Chip to Chip Latenzen sinken vor allem durch kürzere Signalwege. Das ist im organischen Package wegen der nötigen Leitungsabstände so nicht erreichbar. Abgesehen davon reduziert sich aber eben vor allem noch die Energie pro übertragenen Bit extrem, wodurch Chiplets für Mobile erst sinnvoll werden. Und im Desktop hätte man zumindest noch weniger idle Verbrauch und etwas mehr Energie für die eigentlichen CPU Chiplets unter Last. Das ist unter Umständen schon mehr als das was man im Moment von einem half node Sprung erwarten kann.
Gerade embedded kommt es doch eher auf Cent Beträge im Preis an und nicht anders herum. Deswegen werden da auch nur winzige monolithische SOCs oder alte Technik wie Zen 1 verkauft. Für Kleinserien wird dann entweder mit Standard Hardware gearbeitet oder man landet gleich bei FPGAs und damit einer ganz anderen Produktkategorie.
Was genau von den Gerüchten stimmt ist durchaus noch sehr fraglich, aber wenn nur die Hälfte davon korrekt ist wären das schon die größten Veränderungen am Chiplet-Design seit Zen 2.
Den Informationen nach die ich finden konnte kann Advanced Packaging aufgrund höherer Automatisierung sogar günstiger sein als herkömmliches. Im Moment sind die mangelnden Kapazitäten wohl Kostentreiber Nummer 1. Bleibt der Interposer selbst, bei einem passiven Silizium Interposer mit 180nm Technik ist wohl nicht viel mehr als 1 Dollar pro Chip anzusetzen. Desweiteren soll es bald auch noch Glas Substrat Interposer geben. Das yield von 2.5D packaging sollte gerade durch die Automatisierung einfach hoch zu halten sein, solange man nicht am Prozess Limit arbeitet. Wenn du genauere Informationen zu den Preisen hast wäre ich dafür aber sehr dankbar.
Die Chip to Chip Latenzen sinken vor allem durch kürzere Signalwege. Das ist im organischen Package wegen der nötigen Leitungsabstände so nicht erreichbar. Abgesehen davon reduziert sich aber eben vor allem noch die Energie pro übertragenen Bit extrem, wodurch Chiplets für Mobile erst sinnvoll werden. Und im Desktop hätte man zumindest noch weniger idle Verbrauch und etwas mehr Energie für die eigentlichen CPU Chiplets unter Last. Das ist unter Umständen schon mehr als das was man im Moment von einem half node Sprung erwarten kann.
Gerade embedded kommt es doch eher auf Cent Beträge im Preis an und nicht anders herum. Deswegen werden da auch nur winzige monolithische SOCs oder alte Technik wie Zen 1 verkauft. Für Kleinserien wird dann entweder mit Standard Hardware gearbeitet oder man landet gleich bei FPGAs und damit einer ganz anderen Produktkategorie.
Was genau von den Gerüchten stimmt ist durchaus noch sehr fraglich, aber wenn nur die Hälfte davon korrekt ist wären das schon die größten Veränderungen am Chiplet-Design seit Zen 2.
