AMD EPYC Rome Server CPUs - Zen 2 in 7nm TSMC

[Stefan Payne]

Solange Intel im Prozessormarkt führend ist mit +80% Marktanteil, muß AMD auch den kompletten Intel Befehlssatz im Programm haben um kompatibel zu bleiben.

Nein, weil nicht alles sinn macht und es oft Jahre, wenn nicht Jahrzehnte, braucht, bis es genutzt wird.
Schau mal nach SSE4.2 - das was mit Sandy Bitch eingeführt wurde (oder war es Nehalem??). Das wird JETZT erst zum Problem, weils von Denuvo genutzt wird - und einige Core 2 Nutzer am rumheulen sind, dass diverse Spiele nicht starten.

Da hat man also durchaus Zeit...

Bisher spielt AVX512 noch keine große Rolle in der Softwarewelt, weshalb AMD das noch was schleifen lassen kann.

Ja, schau mal, welche CPUs das überhaupt unterstützen. Da bist dann bei Skylake-X. Und ähm, nix...
Der ganze Mist versaut einem auch ganz schön das TDP Budget, weshalb es schon Offsets gibt, die die CPU runtertakten, bei AVX Last.

Das kann man dementsprechend nur als bescheuerte Idee ansehen, die begraben gehört...

Wenn sich der Markt aber jetzt zu gunsten von AMD dreht, kann es sein, dass AMD keine weitere Unterstützung für AVX512 einbaut bzw. nicht freischaltet um die weitere Nutzung von AVX512 für die Softwarefirmen uninteressant zu machen.

Eben, zumal es aufgrund der nicht vorhandenen Hardware Unterstützung aktuell eh nicht wirklich sinnvoll is bzw nur für sehr spezielle Dinge.

Aber, wie Complicated schon sagte, sind das dann auch Dinge, für die man besser 'ne GPU nehmen könnte oder sollte...
Und da haben wir dann VEGA mit IF...


Ich würde das nicht zu hoch bewerten, nur weil es von Intel kommt.

Der Itanic war ja auch nicht soo besonders erfolgreich...

 

[HalbeHälfte]

Wobei mir selbst nicht klar ist warum "anti-tamper" Hacks SSE4 nutzen müßen. Aber hej, wenn die Softwareschmiede schon Denuvo einsetzt, dann könnte sie die Engine doch wenigstens auf sse4.1 bringen

Übrigens versaut einem auch AVX wohl schon TDP. Bzw. soll der 2500k bei 4.5Ghz, unter LinpackAVX immer wieder mal kurz auf 428x/43xx Mhz runtertakten. Obwohl die Temps der einzelnen Cores unter 75°C sind. Irgendwo in einem Forum mal gelesen. Getestet hab ich sowas mangels Software noch nicht. Die Temps selbst sollen unter Luft dann 4-6°C (am Core) höher ausfallen.

Ich wüßte aber nicht wo die Dramatik dessen liegen sollte. Im Fall des 2500k/4.5Ghz lässt man mit AVX immerwieder mal ~4.5% Takt liegen. AVX speedup nehmen wir mal realistisch bei durchschnittlichen +56% gegenüber SSE4.x. Minus die Drosselung, ist man immernoch bei über +50% speedup. Und sobald AVX mal ruht sprang beim obigen 2500k der Takt sofort wieder auf 4.5Ghz.

Bis denne.

 

[HalbeHälfte]

Jep! Das kann ich hier nun selbst nachvollziehen. Mit OCCT 4.5.1. Das eigene Monitoring zeigt mit deren Linpack-Test (wenn man dazu AVX einschaltet) alle paar Sekunden, für paar Sekunden, einen Taktabfall auf 429x Mhz oder mittlere 435x Mhz. Dann wieder sekundenlang 4502 Mhz usw. usw. und dauernd in diesem Wechsel.
Mit wie gesagt +50% schnelleren Berechnungen während der Takt um ~4.5% fällt, lässt es sich imho noch bestens leben.

Die verehrten Softis können aber endlich erstmal SSE4 "code pathes" machen. SSE4 -> AVX Portierung ist einfacher als von früheren SSEs.
(Nein -> auto-vectorising ist bisher Müll. Es geht um händische Portierung )
https://fgiesen.wordpress.com/2016/04/03/sse-mind-the-gap/

Nun gut. Den Pat mit SIMD können wir aber auch ad acta legen jetzt

 

[amdfanuwe]

Nein, weil nicht alles sinn macht und es oft Jahre, wenn nicht Jahrzehnte, braucht, bis es genutzt wird.

Man kann aber mit der implementierung der Features nicht warten, bis es genutzt wird. Ergo muß die Entwicklung zeitnah neue Features der Konkurrenz implementieren um dann, wenn es genutzt wird eben auch sagen zu können: Haben wir auch.

--- Update ---

Ich glaub du bist davon besessen.

Jup, bin ich
War halt die Auffälligkeit: 4 Vega MI25 + 2 * 32 Core in 3HE. In ein paar Jahren bringt das AMD auf der APU mit 200W unter.
Fortschreitung der Integration.

 

[HalbeHälfte]

Das ist ein Fall für 5nm Das werden wohl so einige Jahre noch werden...

 

[amdfanuwe]

So sieht es aus. Zumindest scheint die Richtung schon mal klar.

 

[HalbeHälfte]

Bits And Chips erzählt auf Twitter, die haben einen 7nm Zen2 gesehen und das kriegte bei gleichem Takt wie ein Zen, 16% mehr IPC. Das wäre mal was

 

[LoRDxRaVeN]

Das wäre mehr als ich erwarte, aber man erinnere sich mahnend an Kaveri, der auch gut bei der IPC zugelegt hat, dafür aber beim Takt beschnitten werden musste. Die Situation ist natürlich nicht die gleiche, aber man muss im Hinterkopf haben, dass der Takt nicht zwangsweise auch steigen muss, denn IPC gibts auch nicht umsonst.

LG

PS: Ich gehe trotzdem von auch einem brauchbaren Takt-Plus aus

 

[Complicated]

Kaveri hatte keine neue Fertigung.

 

[Novasun]

Das wäre mehr als ich erwarte, aber man erinnere sich mahnend an Kaveri, der auch gut bei der IPC zugelegt hat, dafür aber beim Takt beschnitten werden musste. Die Situation ist natürlich nicht die gleiche, aber man muss im Hinterkopf haben, dass der Takt nicht zwangsweise auch steigen muss, denn IPC gibts auch nicht umsonst.

LG

PS: Ich gehe trotzdem von auch einem brauchbaren Takt-Plus aus

In der Originalmeldung kommt ja auch noch eine Einschränkung zum tragen. 16% in wissenschaftlichen Aufgaben. Mir fehlt nur noch das "bis zu" und dann wäre klar wie die 16% zu verstehen sind... wahrscheinlich ein spezieller Usecase im Mittel ist es dann deutlich weniger...
Kurz um meine Meinung zu dieser News - die ist sehr mit Vorsicht zu genießen.

 

[Stefan Payne]

Kaveri hatte keine neue Fertigung.

Kaveri war 28nm bulk, Vishera war 32nm SOI, da kann man durchaus von neuer Fertigung sprechen.
Richland k/a, war aber auch höher getaktet als Kaveri...

 

[HalbeHälfte]

In der Originalmeldung kommt ja auch noch eine Einschränkung zum tragen. 16% in wissenschaftlichen Aufgaben. Mir fehlt nur noch das "bis zu" und dann wäre klar wie die 16% zu verstehen sind... wahrscheinlich ein spezieller Usecase im Mittel ist es dann deutlich weniger...
Kurz um meine Meinung zu dieser News - die ist sehr mit Vorsicht zu genießen.

Eigentlich spricht die Quelle von 13% gegenüber Zen+. Aber egal -> Hand hoch wer das mager finden würde, wenn es mit +9% "im Mittel" gegenüber Zen+ wären?

"Wissenschaftlich" hört sich nach größtenteils x87. Ergo SSE/AVX. Wenn das pro Takt 16% schneller läuft, dann ist das imho ein realer Gewinn für alle.

 

[BoMbY]

Synopsys hat ihre ersten DDR5 Controller und PHYs angekündigt: https://news.synopsys.com/2018-10-2...-Power-Efficient-DDR5-and-LPDDR5-IP-Solutions

Und die sind scheinbar alle auch DDR4-fähig:

https://www.synopsys.com/dw/ipdir.php?ds=dwc_ddr54_controller

https://www.synopsys.com/dw/ipdir.php?ds=dwc_ddr54_phy

Da man davon ausgehen kann, dass AMD weiter auf Synopsys setzen wird, spricht auf jeden Fall an dieser Stelle nichts dagegen, dass AMD mit einem Die die alten und neue Sockel unterstützen könnte.

 

[bschicht86]

So wie einst die Phenom 2-Serie, die DDR2 und DDR3 konnte. Vielleicht kommts ja wieder so, dass die ersten "AM5"-Prozessoren auch auf AM4 mit DDR4 passen.

 

[Complicated]

Kaveri war 28nm bulk, Vishera war 32nm SOI, da kann man durchaus von neuer Fertigung sprechen.
Richland k/a, war aber auch höher getaktet als Kaveri...

Danke für die mir bekannten Infos. Mir entgeht nur die Relevanz.
Kaveri folgt nicht auf Vishera. Dazwischen waren 28nm Jaguar und auch Trinity als APUs.
Daher wen kümmert Vishera in diesem zusammenhang?

 

[LoRDxRaVeN]

Nur als Anmerkung: Die Vorgänger auf welche ich mich ursprünglichen bezogen habe, waren die APUs im gleichen Segment, also Richland (A10-6800k, 4,1/4,4GHz Turbo, 100W TDP) in, wie schon erwähnt, 32nm SOI mit eben dem Nachfolger Kaveri (A10-7850K, 3,7/4,0GHz Turbo, 95W TDP) in 28nm Bulk. In diesem Fall wurde der Nachfolger niedrige getaktet, als der Vorgänger, was logischerweise einiges der IPC Vorteile egalisierte.
Aber wie schon angedeutet: Ich erwarte mir vom Übergang von 14nm auf 7nm (ebenfalls) mehr, als es bei 32nm SOI auf 28nm Bulk war. Und auch sonst ist natürlich die Situation nicht 1:1 vergleichbar.

 

[Stefan Payne]

Ja, so hatte ich das auch im Hirn, dass Richland in SOI war und daher Kaveri an Takt verloren hat - und das ziemlich deutlich...
Das hat man so nicht gesehen und wird man wohl auch nicht, dass ein "shrink" zu geringeren Taktraten führt...

 

[Casi030]

Was aber auch egal war,da die CPU Leistung nie unter der des A10 6800K gegangen ist,die iGPU mehr Leistung hatte und das bei weniger Verbrauch.

 

[Stefan Payne]

naja, man könnte argumentieren, dass Kaveri auf 32nm SOI hätte besser sein können als er auf 28nm Bulk war.

 

[Casi030]

Vom Takt vielleicht,aber vom Verbrauch

 

[Stefan Payne]

Wir werden es nie wissen, da wir nicht wissen, was vom Prozess verursacht wurde und was von der Architektur...

 

[Casi030]

Naja,
Trinity-Richland mehr Takt über 4GHz.
Kaveri-Godavari mehr Takt über 4GHz.
Fraglich war da eher schon Carrizo.....

 

[pipin]

Hier noch ein Zitat aus dem Conference Call der AMD Zahlen:

Lisa T. Su - Advanced Micro Devices, Inc.
Maybe I would answer the question this way. When we look at our 7-nanometer product and its positioning in 2019 across the server landscape, we feel very good about the positioning. I think it's not just 7-nanometer, 7-nanometer is important, but we've also made some significant changes to the architecture as well as how – sort of the system. So, I think, overall, we feel with the design and process capabilities, that our 7-nanometer products will be quite competitive.

Und noch was zu den Kapazitätsengpässen, die bei TSMC immer wieder befürchtet werden eine Antwort auf die Frage in wie weit die Marktanteile im Serverbereich davon abhängig wären:

Lisa T. Su - Advanced Micro Devices, Inc.
Well, we have a great relationship with TSMC. I think they're very supportive of our roadmap in 7-nanometer. So, it's not due to any supply constraints. It's just due to the time that we believe it will take for vendors to really qualify new systems.

 

[BoMbY]

Nachdem SA nochmals über ein 8c-Die gerüchtet, ohne Details zu nennen, hab ich nochmal überlegt wie man das sinnvoller lösen könnte als auf dem Bild von Chiphell:

Das wäre am Platzsparensten, und würde die Geschwindigkeit eines Interposers bieten, und man könnte aktiven Interposer, MC und I/O als ein Bridge Chiplet versenken, und es würde nur ein Layout für den 8c-Die benötigen.

Edit: Nein, glauben tu ich es immer noch nicht, dass AMD wirklich so einen Mini-Die nutzt. Gegenüber Summit Ridge Größe, oder kleiner, eines 16c in 7nm dürfte nicht mehr viel bei den Yields zu gewinnen sein, und man kauft sich über so viele Mikro-Platzierungen wieder eine große Fehlerquelle dazu, welche das komplette Package ruinieren könnte.

 

[amdfanuwe]

Active interposer ist eher was für die nächste Generation. Ich bezweifle, dass überhaupt ein Interposer verwendet wird. Bei EPYC und Threadripper gehts ja auch ohne. Sind ja nicht so viele Verbindungen von einem Chiplet zum I/O.
Für AM4 könnte ich mir sogar vorstellen, dass sie einen Ryzen mit deaktivierten/defekten Kernen als I/O verwenden und ein oder zwei 8 Core Chiplets über die IFOPs anschließen.