AMD Interposer Strategie - Zen, Fiji, HBM und Logic ICs

Woerns

Grand Admiral Special
Mitglied seit
05.02.2003
Beiträge
2.797
Renomée
80
Da der neue Cache nur dieselbe Fläche belegt wie der schon vorhandene Cache und dabei doppelt so viele Zellen aufbringt, muss die neue Library der Knaller sein. Da stellt sich die Frage, warum AMD die nicht auch für das Chiplet selbst verwendet.
MfG
 

Captn-Future

Moderation DC, P3DN Vize-Kommandant
Mitglied seit
16.08.2004
Beiträge
8.190
Renomée
171
Standort
VIP Lounge
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2020
  • BOINC Pentathlon 2019
  • BOINC Pentathlon 2021
Interessant wir das Verfahren doch erst, wenn zu je 2 Compute-Dies rechts und links ein Cache-Stapel von 4x32 MB in der Mitte auftürmt. Gerüchten zufolge soll der zusätzliche Cache aus 2 Lagen a 32MB bestehen die auf dem gleichgroßen On-Die-Cache aufgesetzt werden. Das "normale" Die soll deutlich dicker sein, daher die krumme Anzahl an Cache.
 

pipin

Administrator
Teammitglied
Mitglied seit
16.10.2000
Beiträge
21.717
Renomée
8.543
Standort
East Fishkill, Minga, Xanten
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2019
  • SETI@Home Intel-Race II
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
. Da stellt sich die Frage, warum AMD die nicht auch für das Chiplet selbst verwendet
Laut Ian Cutress hat AMD gesagt, dass das nicht geht, da die Libraries sehr Cache-spezifisch sind.
Imo sind Sram-Zellen auch die Sachen, die am besten skalieren, deswegen werden die ja auch immer bei den Spezifikationen der Nodes angegeben.

 

Woerns

Grand Admiral Special
Mitglied seit
05.02.2003
Beiträge
2.797
Renomée
80
Ich bin zu wenig Library Experte (=gar nicht), aber warum kann man die nicht mischen?
Sind diese Libraries mit Kochrezepten der Herstellung verbunden, die da z.B. sagen: jetzt wird eine Schicht Kupfer aufgedampft anstatt dass eine Schicht von irgendwas weg geätzt wird? Und deshalb kann man das auf einem Wafer nicht mischen?
MfG
 

BoMbY

Grand Admiral Special
Mitglied seit
22.11.2001
Beiträge
7.445
Renomée
272
Standort
Aachen

Impergator

Lieutnant
Mitglied seit
03.04.2014
Beiträge
73
Renomée
5
Es gibt neue Details zum V3D-Stacking: Es braucht gar keinen "glue" mehr, denn die Chips werden einfach aufeinander gelegt. Den Rest erledigen dann wohl die Van-der-Waals-Kräfte, also quasi kaltverschweißen.
 

BoMbY

Grand Admiral Special
Mitglied seit
22.11.2001
Beiträge
7.445
Renomée
272
Standort
Aachen
Okay, so wirklich bewusst wurde mir das bisher nicht wie revolutionär das eigentlich ist, aber hier gab es auch schon etwas dazu:

 

Peet007

Admiral Special
Mitglied seit
30.09.2006
Beiträge
1.755
Renomée
16
Wie das erklärt wird, wird der Core Die um 95% abgeschliffen und dann der stakt L3 mit zwei Profilen einfach draufgelegt. Da kann man gespannt sein wie die Wärmeleitfähigkeit ist. Strukturbrüche bei der Kühler Montage oder beim Transport?
 
Oben Unten