News AMD mit drei verschiedenen Chipsätzen und zwei Produktlinien für Threadripper 3000?

pipin

Administrator
Teammitglied
★ Themenstarter ★
Mitglied seit
16.10.2000
Beiträge
17.963
Renomée
7.830
Standort
East Fishkill, Minga, Xanten
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2019
  • SETI@Home Intel-Race II
  • THOR Challenge 2020
Was als erstes Gerücht auf Twitter begann, konkretisiert sich jetzt immer mehr. Demnach plant AMD wohl für die kommenden Threadripper 3000 Prozessoren (“Castle Peak”) zwei verschiedene Produktlinien und insgesamt drei verschiedene Chipsätze mit den Bezeichnungen TRX40, TRX80 und WRX80. Mit den ASUS PRIME TRX40-PRO und ASUS ROG STRIX TRX40‑E GAMING sind außerdem schon die Namen zweier Mainboards bekannt geworden.
(…)

» Artikel lesen
 

sompe

Grand Admiral Special
Mitglied seit
09.02.2009
Beiträge
6.797
Renomée
167
Eine solche Auftrennung der TR4 Plattform halte ich für vollkommen unsinnig weil ich keinen Sinn darin sehe die Kernzahl bei einem Chipsatz zu begrenzen. Gegenstelle für die Kommunikation ist so oder so das I/O Die auf dem Träger und ich glaube kaum das die dafür einen separaten Chip basteln wenn sie beim Rest die Auswahl an zu produzierenden Chips möglicht gering halten. Dann noch die Variante mit 8 Speicherkanälen bei der TR4 Plattform? Hätte da SP3 gestanden, OK dann wäre das eben die Singlesockel Workstation Reihe die dann von der Epic Plattform abgelöst worden wäre aber so?
Das kommt mir einfach nur wie eine Ente vor.
 

pipin

Administrator
Teammitglied
★ Themenstarter ★
Mitglied seit
16.10.2000
Beiträge
17.963
Renomée
7.830
Standort
East Fishkill, Minga, Xanten
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2019
  • SETI@Home Intel-Race II
  • THOR Challenge 2020
Eine solche Auftrennung der TR4 Plattform halte ich für vollkommen unsinnig weil ich keinen Sinn darin sehe die Kernzahl bei einem Chipsatz zu begrenzen. Gegenstelle für die Kommunikation ist so oder so das I/O Die auf dem Träger und ich glaube kaum das die dafür einen separaten Chip basteln wenn sie beim Rest die Auswahl an zu produzierenden Chips möglicht gering halten. Dann noch die Variante mit 8 Speicherkanälen bei der TR4 Plattform? Hätte da SP3 gestanden, OK dann wäre das eben die Singlesockel Workstation Reihe die dann von der Epic Plattform abgelöst worden wäre aber so?
Das kommt mir einfach nur wie eine Ente vor.

Die Anzahl der Kerne und der Sockel sind reine Spekulation. Es kann gut sein, dass das auch eher so wird, wie du darstellst. Ich hab nochmal das SP3 mit Fragezeichen zumindest beim WRX80 ergänzt.
 

E555user

Vice Admiral Special
Mitglied seit
05.10.2015
Beiträge
794
Renomée
246
In der Tabelle sollte dem Text nach nur ein QuadChannel stehen. Die Dezimalstelle bezeichnet dann wohl die Anzahl der Speicherkanäle.
Sobald TR mit 64 kämen könnte QuadChannel im Einzelfall zu wenig sein, so würde das ganze Sinn ergeben. Eine weitere Variante wäre auch wenn der Workstation Chipsatz Dual Socket ermöglichen würde oder grössere Speicherbestückung mit LRDIMMs. Bei den IO mit so vielen PCIe wird wohl kaum ein Unterschied gemacht werden, man könnte sonstige Epyc Features hinterfragen...
 

Pinnacle Ridge

Commodore Special
Mitglied seit
04.03.2017
Beiträge
465
Renomée
2
Eine weitere Variante wäre auch wenn der Workstation Chipsatz Dual Socket ermöglichen würde oder grössere Speicherbestückung mit LRDIMMs.
Bei 2P werden die CPUs direkt verbunden, da ist kein "Chipsatz" dazwischen geschaltet.
Auch LRDIMMs würden nicht an einen "Chipsatz" angebunden werden, sondern direkt an die CPU.
 

sompe

Grand Admiral Special
Mitglied seit
09.02.2009
Beiträge
6.797
Renomée
167
@pipin
Angesichts der Gerüchte der letzten Zeit und ansatzweisen Aufspaltung der aktuellen Threadripper in die normalen und die Workstation Modelle vermute ich dass das noch verschärft werden könnte indem die normalen Modelle auf der TR4 Plattform bleiben und (vielleicht wegen der 4 Speicherkanäle) auf 32 Kerne begrenzt bleiben könnten und das die Workstation Variante auf die SP3 Plattform mit ihren 8 Speicherkanälen wechseln könnte, welche wiederum bei der Workstation Variante von der Ausstattung her eher an TR4 angeleht sein könnte und womöglich auch Support für den professionellen Speicher mitbringen könnte. So ergäbe für mich eine solche Trennung wieder Sinn.
Multi CPU kann man in meinen Augen aber wohl ausschließen, das würde dann dem Server Markt vorbehalten bleiben, was bei bis zu 64 Kernen aber auch verschmerzbar sein dürfte.

Wenn das so eintreten würde dann bliebe für mich nur zu hoffen das es dann auch mindestens ein brauchbares µATX Board für die 64 Kerner geben würde. *suspect*
 

E555user

Vice Admiral Special
Mitglied seit
05.10.2015
Beiträge
794
Renomée
246
Bei 2P werden die CPUs direkt verbunden, da ist kein "Chipsatz" dazwischen geschaltet.
Auch LRDIMMs würden nicht an einen "Chipsatz" angebunden werden, sondern direkt an die CPU.
Bei Epyc gibt es eigentlich auch keine Chipsätze und auch alle Ryzen sind nach der Doku alles vollständige SoC allenfalls ohne iGPU.
AMD benutzt die eigentlich nur zur Segmentierung und um Umsatz bei IO zu binden.
 
Zuletzt bearbeitet:

Flodul

Lt. Commander
Mitglied seit
14.12.2016
Beiträge
149
Renomée
1
Mal was halb-off-topic: die könnten ja mal beim Epyc für die Dual-Sockel-Systeme endlich Memory-Dictionaries einführen wie beim IBM POWER.
Dass aber AMD sich selbst das Wasser abgräbt und Threadripper mit 64 Kernen bringt glaub ich nicht. Ich mein, da würden ja sofort die Boardherstelller kommen und Threadripper-Boards mit nen paar Extras wie man die bei Servern nutzt anbieten und AMD würde gravierend weniger Epycs verkaufen.
Außerdem hätten die 64-Kerner sicher einen bei weitem nicht so hohen Takt wie die 32-Kerner, was bei Workstation-Systemen schon zählt, denn da hat man ja nicht durchweg entsprechend parallelisierte Software.
 
Zuletzt bearbeitet:

Flodul

Lt. Commander
Mitglied seit
14.12.2016
Beiträge
149
Renomée
1
Nie gehört, was ist das und was kann das bei Dual-Socket Systemen?

Beim IBM POWER funktioniert das so:
Der Cache von CPUs ist in sog. Cache-Zeilen aufgeteilt die üblicherweise 64 bis 128 Byte lang sind. RAM-Module beherrschen sogenannte Bursts, d.h. Du gibst denen eine Spaltenadresse (bei vorab gewälter Zeilen-Adresse, die für mehrere darauf folgende Spaltenadressen unveändert bleiben können - RAMs sind ja Matrix-mäßig organisiert) und die spuckt dir dann nach der CAS-Latenz eine für das Modul (beim Starten des Systems) voreingestellte Anzahl von Datenwörtern aus; bei einer B-Länge von 64 Bytes und einer Speichermodul-Breite von 64 Bit = 8 Byte sind das dann natürlich 8 Burst-Datenworte, bei einer Cachezeilen-Länge von 128 Bytes erreicht man dann das Maximum was ein DDR-RAM am Stück ausspucken kann, nämlich 16 Datenworte.
Bei einer CPU die jetzt im Verbund mehrerer Sockel ist kann es aber sein, dass in irgendeinem Cache eines anderen Sockels eine aktuellere Kopie dessen liegt was die CPU aus dem Speicher lesen will. Daher fragt die die vorher andere Sockel ob es irgendwo so eine Kopie gibt, ggf. lädt sie schon mal spekulativ das Datenwort aus ihrem Speichermodul und verwirft es wenn die von einem anderen Sockel die Antwort kriegt, dass da eine aktuellere Kopie ist.
Mit Memory-Dictionaries wird das alles noch effizienter: das Speichermodul hat für jede Stelle wo ein Burst beginnen kann, also für jedes 64-Bit-Datenwort ein Bit das sagt, ob es entfernte Kopien des Datenworts gibt die aktueller sind. D.h. die CPU lädt einfach das Datenwort aus dem Speicher und sieht ggf., dass sie noch einen entfernten Kern auf einem anderen Sockel fragen muss. Wenn nicht, dann wird dieser sog. Snoop-Broadcast vermieden und der Traffic auf den Verbindungen zwischen den Kernen wird verringert, was dem Gesamt-Durchsatz entgegenkommt.
Beim IBM POWER ist das wie gesagt nur ein Bit pro Datenwort. Früher gab es mal die Sun Fire 15K / 25K, da hattest Du dann bis zu 18 Platinen à vier CPU-Sockeln. Da haben die das dann noch aufwendiger implementiert, und zwar in der Form, dass zu jedem 64-Bit-Datenwort es parallel noch 18 Bit gab die defnierten, auf welcher Platine es Kopien davon gab. D.h. man musste nich den Snoop über alle Knoten schicken, sondern konnte die Knoten genauer beschänken.

[EDIT]: Hier: https://people.eecs.berkeley.edu/~pattrsn/252F96/Lecture18.pdf - da nennen die die Dictionaries Directories.
 
Zuletzt bearbeitet:

Emploi

Grand Admiral Special
Mitglied seit
20.10.2005
Beiträge
5.794
Renomée
710
Standort
Elbflorenz
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
Die hoffe AMD wird sich den TRX80 Unsinn mit 64 Core an 4 Speicherkanälen hoffentlich nicht antun. Wenn ich meine Quadcorebenches so anschaue, dann gibts es schon über den Daumen 10% Leistungsverlust bei Dual vs. Single Channel. Ich kann mir nicht vorstellen, dass es besser wird wenn sich sodenn 16 statt 8 Cores "ein" Interface teilen, bzw. 64 Cores / 4 Interface. :-[

Spekulation: Auch wird es (sofern meine Informationen noch stimmen) keine extra Straße für Threadripper geben, die gabs doch bis jetzt auch nicht und wurden die nicht auf den Epyclinien (Tode Dies als Platzhalter) mitproduziert?
Eher wird es imho zwei Epyc Linien geben, jeweils mit 4 oder 8 Chipletten und dort fallen dann auch TRX40 und *RX80 raus. *noahnung* Denn 4 oder mehr 7nm Platzhalter wären schon sehr dekadent... ;D
 

Flodul

Lt. Commander
Mitglied seit
14.12.2016
Beiträge
149
Renomée
1
Die hoffe AMD wird sich den TRX80 Unsinn mit 64 Core an 4 Speicherkanälen hoffentlich nicht antun.

Es macht nicht jeder irgendwelche FEM-Berechnungen die halbwegs mit der Speicherkanal-Anzahl skalieren.
Beim meisten dürfte kein gravierender Unterschied in der Performance entstehen.

Wenn ich meine Quadcorebenches so anschaue, dann gibts es schon über den Daumen 10% Leistungsverlust bei Dual vs. Single Channel.

Zumindest beim Sockel 2066 gab es selten nennenswerte Performace-Unterschiede zwischen Dual- und Quad-Channel-Bestückung.
 

Emploi

Grand Admiral Special
Mitglied seit
20.10.2005
Beiträge
5.794
Renomée
710
Standort
Elbflorenz
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
Das bin ich zu wenig Heavy-User, ich kann es mir nur schwer vorstellen.
Wer weiß was noch für Anwendungen auf uns zu kommen mögen, die Kerne und die dicken Caches wären ja jetzt jedenfalls da, ich lasse mich aber gerne eines Besseren belehren, dass auch 4 Kanäle an 128 virtuellen Kernen reichen.
 

sompe

Grand Admiral Special
Mitglied seit
09.02.2009
Beiträge
6.797
Renomée
167
@ Emploi
Mögliche 10% Einbruch für den Verbleib auf 4 Speicherkanälen bei einer theoretischen Leistungssteigerung von ca. 100% klingt für mich nach einem fairen Tausch. ;)
Zudem ist der Threadripper eher ein Mix aus Epyc (Die Anordnung) und Ryzen (die genutzten Die) denn Epyc bekam hier eine extra Wurst.
Ob die neuen Epycs die gleiche Chiplet Revision oder erneut eine andere (Die) Revision bekommt werden wir dann ja sehen.
 
Oben Unten