Artikel AMD präsentiert "Bulldozer" und "Bobcat" auf der Hot Chips

[Dr@]

<center><a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=384581"><img src="http://www.planet3dnow.de/photoplog/file.php?n=10819&w=l" border="1" alt="Bulldozer x86 Architektur"></a></center>

Bereits letzte Woche haben wir einen <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1282159277">sehr ausführlichen Artikel</a> über AMDs nächsten großen Wurf - der "Bulldozer"-Architektur - auf unsere Leser losgelassen. In dem Artikel wird versucht aus den bisherigen offiziellen Informationen gewürzt mit relevanten Patenten und fundierten Interpretationen des Autors ein möglichst vollständiges Bild zu zeichnen. Glücklicherweise konnte wir erneut unseren Gast-Autor "Dresdenboy" für den "Bulldozer"-Teil des heutigen Artikels gewinnen, der einige Details beleuchtet, die heute auf der Hot Chips Konferenz an der Stanford University von Mike Butler präsentiert werden.

Außerdem widmen wir uns AMDs zweiter komplett neuen x86 Mikroarchitektur namens "Bobcat", die ebenfalls heute auf der Hot Chips von Brad Burgess der Fachwelt näher gebracht wird. Die "Bobcat"-Architektur ist AMDs Antwort auf Intels Atom und in Form des "Ontario"-Prozessors sollen bereits Anfang nächsten Jahres erste Endprodukten verfügbar werden.

Leider haben wir bis heute noch keine Antwort von AMD bekommen, ob beide Architekturen auf die Unterstützung für AMDs erste eigene Befehlssatzerweiterung 3DNow! verzichten. In einem <a href="http://blogs.amd.com/developer/2010/08/18/3dnow-deprecated/" target="b">Blog-Eintrag</a> hat AMD jedenfalls angekündigt, dass einige der kommenden Prozessoren mit der Erweiterung nichts mehr anfangen können. Entwickler werden daher aufgefordert entsprechenden Programm-Code auf SSE Befehle umzustellen. Langfristig werden nur zwei Prefetch-Befehle überleben.
<ul><li><a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=384581">AMD präsentiert "Bulldozer" und "Bobcat" auf der Hot Chips</a></li></ul>
Viel Vergnügen beim Lesen...
<img src="http://vg09.met.vgwort.de/na/c276ab3bf52b408299fd192479a8e3e8" width="1" height="1" alt="">


<b>Links zum Thema:</b>
<ul><li><a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=384394">AMDs Bulldozer-Architektur - ein Puzzle zusammengesetzt</a></li><li><a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=384616">“Bulldozer” - A new approach to multithreaded compute performance - Mike Butler</a></li><li><a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=384617">“Bobcat” - AMD’s New Low Power x86 Core Architecture - Brad Burgess</a></li></ul>

 

[Dr@]

Ich kommentiere mal meinen eignen Thread.

Die beiden Vertreter von AMD aus der Entwicklungsabteilung (Chekib Akrout, Senior Vice President, Technology Group, AMD, und Greg Hoeppner, Corporate Vice President, Design Engineering, AMD) haben etwas unglücklich während der Präsentation den Llano Kern als überarbeiteten K8 bezeichnet (was wohl technisch auch richtig ist), weshalb dies wohl jetzt einige Publikationen so verbreiten. Das beruht aber wohl schlicht darauf, dass er intern eine Weiterentwicklung genau dieser Architektur ist. Das wird auch so bereits im Artikel von Dresdenboy beschrieben. Also nicht verwirren lassen. Der Llano hat überarbeitete K10.5 Kerne die wiederum überarbeitete K10 und die wiederum überarbeitete K8 Kerne sind.

Einzig in Sachen Sockel äußerte man sich und dürfte damit unter Umständen für Verunsicherungen sorgen, erwähnte man doch dass es einen neuen Sockel für Bulldozer geben wird – ohne Abwärtskompatibilität.

Davon habe ich auch nichts gehört.
Klar war die Aussage zu dem Thema aber auch nicht - eher schwammig.
Irgendwie sind die Bulldozer zu aktuellen Chipsets kompatibel, können dann aber nicht all ihre Features nutzen. Die Aussage zum Sockel war noch nichtssagender (in meinen Ohren).

"... not completely compatible ..."
Danach wurde erneut erwähnt, dass ein neuer Sockel notwendig sei, um die volle Performance des Bulldozer zu erhalten.

Ob man aus der Aussage jetzt eine völlige Inkompatibilität zu heutigen AM3 Mainboards schließen kann?

 

[Opteron]

Guten Morgen ..

Zuersteinmal wieder vielen Dank an Dresdenboy fürs Schreiben.

Aber ich hoffe, dass da heute Nacht noch etwas mehr kommt.

HotChips ist normalerweise keine Marketingveranstaltung ... zumindest war es bisher so.

Auf den Folien ist ja wirklich NULL neu. Was Neues steht dafür immerhin Text und das ist:

Für Bulldozer:

• eine der 4 Pipelines ist ne extra IMAC Pipeline (braucht man nur für XOP)
• Extra Shuffel/Permute Pipelines für die FPU
• FMAC Einheiten können *nicht* statt eines FMAC Befehls eine Fadd+Fmul ausführen
• INT Cores sind dual issue
• Interlagos (Bulldozer Opteron) erscheint zuerst

Von andandtech:

• Bobcat (as well as Bulldozer) uses physical register files to save power. Intel actually did this in the Pentium 4 but hasn’t used PRFs since. AMD argues that with power as a major driver of design, PRFs will be necessary in future architectures.
• Each integer scheduler is now unified. In the Phenom II and previous architectures AMD had individual schedulers for math and address operations, but with Bulldozer it’s all treated as one.
• tiefere pipeline als K10 -> Mehr Takt
• unabhängige Sprungvorhersage und Befehlsfetch
• aggresivere / bessere Prefetcher
• 2x16kB L1D$, 1x64kB L1I$

Bobcat:

• 32kB L1 caches
• 90% Leistung eines K10 Kerns (bisher wusste man nicht sicher, auf was sich die 90% bezogen, wobei das bei AMD mehr oder minder klar sein musste ^^).

Gleichzeitig ging noch der erste Teil der Bulldozer Fragen in JFs Blog online:
http://blogs.amd.com/work/2010/08/23/”bulldozer”-20-questions-round-one/

Da steht aber auch nichts Neues, stattdessen erklärt er dem 100ten Typen zum 1000x Mal den Unterschied zw. Core und Module

Naja .. hmm vielleicht das noch:

There will also be some significant enhancements to our memory controller. This is the first major memory controller overhaul since the introduction of the Quad-Core AMD Opteron processor back in 2007.

Besser als nichts, aber wieder nur so wachsweich und ungenau.

ciao

Alex

 

[Dr@]

Die neuen Infos gabs auch erst während der QnA, nachdem lauter Fragen gestellt wurden, die eh nicht beantwortet wurden, da sie nichts mit den Kernarchitekturen zutun hatten.

 

[Opteron]

Die neuen Infos gabs auch erst während der QnA, nachdem lauter Fragen gestellt wurden, die eh nicht beantwortet wurden, da sie nichts mit den Kernarchitekturen zutun hatten.

Ist das denn jetzt schon vorbei ??

Ich dachte die Präsentation wäre am 24ten am Nachmittag US Westküsten Zeit:
http://www.hotchips.org/program/conference-day-two/

Das ist bei uns erst Mittwoch 3 Uhr Nachts ..

EEtimes schreibt was über die L1 Caches:

Each integer block in Bulldozer has a 16 Kbyte L1 data cache. They share a 64 Kbyte instruction cache. Processors using the cores will implement a wide variety of secondary and tertiary caches, some using no L3 cache at all.

http://www.eetimes.com/electronics-news/4206347/Hot-Chips-Inside-AMD-new-x86-cores?pageNumber=1

Aber da bin ich mir nicht sicher, ob das jetzt noch Spekulation war/ist, oder 100% Info nach AMD Aussage. Als Spekulation wäre es nichts Neues.

 

[Allfred]

Bobcat:

• 90% Leistung eines K10 Kerns (bisher wusste man nicht sicher, auf was sich die 90% bezogen, wobei das bei AMD mehr oder minder klar sein musste ^^).

90% und das in der 1W Klasse? Nicht schlecht.

 

[Dr@]

Ist das denn jetzt schon vorbei ??

Ich dachte die Präsentation wäre am 24ten am Nachmittag US Westküsten Zeit:
http://www.hotchips.org/program/conference-day-two/

Das ist bei uns erst Mittwoch 3 Uhr Nachts ..

Die QnA zur Telekonf für die Presse war gemeint.

EEtimes schreibt was über die L1 Caches:http://www.eetimes.com/electronics-news/4206347/Hot-Chips-Inside-AMD-new-x86-cores?pageNumber=1

Aber da bin ich mir nicht sicher, ob das jetzt noch Spekulation war/ist, oder 100% Info nach AMD Aussage. Als Spekulation wäre es nichts Neues.

Wir haben Fragen an AMD gesendet, da nicht alle während der QnA aus Zeitmangel beantwortet werden konnten. Ich warte immer noch auf eine Antwort. Da hatten wir die L1-Cache Geschichte ebenfalls angesprochen. Ich kann dazu also nichts definitives sagen.

90% und das in der 1W Klasse? Nicht schlecht.

Das wird natürlich nicht mit einem Bobcat erreicht, der auf 1W verstümmelt wurde.

Die 1W Angabe ist mehr ne Technologieangabe. Es wäre halt möglich.

 

[Allfred]

Schon klar - ich habe es absichtlich ohne MHz Angabe gelassen. Die Angabe heißt ja auch bis herab zu 1W. Das damit Taktung und Feature - Schwund verbunden ist, sollte selbstverständlich sein.

 

[Opteron]

Die QnQ zur Telekonf für die Presse war gemeint.

Ach wieder so ne Aktion ... na da gibts nie oft was Neues ... war damals bei Cypress auch unergiebig.

Also da hoffe ich mal wirklich dass die AMD "Chefs" noch ein bisschen mehr sagen werden.

Für Hotchips wäre die Folien allein auf alle Fälle peinlich, man muss den Besuchern dort doch keinen SMT/CMT Unterschied erklären ... das wäre wie wenn ich dem nächsten Italiener nen Vortrag über Tomatensoße geben würde

Das wird natürlich nicht mit einem Bobcat erreicht, der auf 1W verstümmelt wurde.

Naja ... laut Artikel beziehen sich die 90% auf nen K10 ... gibts denn nen K10 mit 1W ?
Da sieht man gleich, dass der Vergleich im dem Fall nicht soo gut ist

Danke für die Antwort

Alex

 

[Dr@]

@ Opteron

was in deiner Liste noch fehlt ist folgendes:

ich zitiere mal so gut ich es trotz Rauschen verstanden habe:

"they will be both
the integer core is dual-issue
each one contains an integer MAC along with the address generation and arithmetic functions
and there is an execution dedicated load store unit in each core"

Die Frage bezog sich auf die Fähigkeiten der Integer-Pipes, ob es ALUs oder AGUs sind.

 

[Dr@]

Naja ... laut Artikel beziehen sich die 90% auf nen K10 ... gibts denn nen K10 mit 1W ?
Da sieht man gleich, dass der Vergleich im dem Fall nicht soo gut ist

Woraus entnehmt ihr den Zusammenhang 90% bei 1W?

 

[Opteron]

"they will be both
the integer core is dual-issue
each one contains an integer MAC along with the address generation and arithmetic functions
and there is an execution dedicated load store unit in each core"

Ähh... dual issue ??
Wie sicher bist Du Dir dabei ?

Da wären wir dann doch wieder beim 2+2 Aufbau. Dual-issue ist eindeutig, zumindest wenn man mal die AGUs nicht mitzählt, ein 1Alu+1AGU Aufbau wäre ansonsten genaugenommen ja auch "dual", haha
In dem Fall bezieht sich Issue aber eh auf MacroOps, (vermutlich) bestehend aus je 1Op+1MemOp, also insgesamt 4Ops.

Edit: Frag mich gerade wie das mit dem IMAC und 2 Pipes hinhauen soll ... hat AMD eventuell das Bridged MAC Unit Patent nur auf INT angewandt, also 1xIAdd, 1xIMul, oder zusammen 1xIMAC plus 2x AGU ?

Woraus entnehmt ihr den Zusammenhang 90% bei 1W?

Öh nö ich seh da nichts mit 1W, ich meinte nur, dass sich die Aussage "90% der Leistung des K10" bei 1W nicht so gut eignet, da es ja keinen 1W K10 gibt ...

Edit:
Den einzigsten Zusammenhang gibts über die uralt Bobcat Folien, der Bobcat als 1-10W Kern beschreibt, aber das ist a) lange her und b) der Vergleich aus obigen Grund bei 1W nicht so toll ..

Edit2:
OOps, das steht sogar auf der letzten bunten Folie mit sub-one Watt siehe Allfreds Post unten.

 

[Allfred]

 

[Dr@]

mit dem dual issue bin ich mir zu 99,9% sicher

nochmal:

Der Vergleich mit dem K10 bezieht sich natürlich nicht auf einen Bobcat-Kern, wenn er sich bei Vollast gerade mal 1 W genehmigt.

Edit: 1 Watt steht auch im Text des Artikels.

Ein K10 Kern verbraucht heute auch schon teilweise unter 10 Watt. Also beziehe den Vergleich einfach auf einen Bobcat und einen K10 (sei es @45nm oder 65nm) die gerade die gleiche elektriesche Leistung verbraten.

Wie viele Befehle die Decoder pro Takt maximal liefern können, wussten die beiden auch nicht. Auch das habe ich nachgefragt, weil sie sich diesbezüglich bereits bei einem anderen Kollegen melden wollte. Sie waren sich nicht sicher, ob es wirklich 8 Befehle sein müssen. Die Decoder sollen aber genug auswerfen um das Modul voll auslasten zu können.

Außerdem konnte man nicht beantworten, ob der Bulldozer SSE5 vollständig unterstützt. Bei AVX war man sich dagegen ganz sicher. *g*


@ Opteron

noch was für deine Liste:

Ist wohl im Artikel untergegangen. AMD hat den Interlagos als erste Bulldozer-CPU bestätigt.
Das war mir zumindest neu.

 

[Opteron]

Wie viele Befehle die Decoder pro Takt maximal liefern können, wussten die beiden auch nicht. Auch das habe ich nachgefragt, weil sie sich diesbezüglich bereits bei einem anderen Kollegen melden wollte. Sie waren sich nicht sicher, ob es wirklich 8 Befehle sein müssen. Die Decoder sollen aber genug auswerfen um das Modul voll auslasten zu können.[

Na wenn ein INT Core nur dual Issue ist, dann reichen 4 Decoder.
Die können ja dann mind. 4 x86 Instr. dekodieren, plus CMP Fusion also 4+1 oder vielleicht gar 4+4. Nachdem die AMDs Dekoderblöcke recht autark sind, trau ich denen eine Fusion pro Block zu, also 4+4. Käme aber sicherlich eher selten vor. Aber schaden tuts sicherlich nicht

Außerdem konnte man nicht beantworten, ob der Bulldozer SSE5 vollständig unterstützt. Bei AVX war man sich dagegen ganz sicher. *g*

Hmm, naja was genau meinst Du da ? SSE5 Syntax ? Den hätte ich an AMDs Stelle rausgehauen, was will man damit ? Intels Dekodingschema ist kürzer -> Mehr Decodebandbreite und die Funktionalität gibts in XOP.
Aber naja vielleicht läufts so wie ein paar enhanced 3Dnow Befehle ... die waren schon in den ersten K6 Chips drin, nur nicht dokumentiert, da Cyrix die nicht haben wollte. Danach war Cyrix eh weg vom Fenster und AMD hats dann dokumentiert. Aber wie auch immer - arbeiten wird damit ganz sicher keiner, da es ja XOP gibt

Ist wohl im Artikel untergegangen. AMD hat den Interlagos als erst Bulldozer-CPU bestätigt.
Das war mir zumindest neu.

Ah ja, genau, Danke, hatte ich überlesen

Da erwarte ich mal nen Start nach Barcelona Art. Interlagos irgendwann im Herbst, und Zambezi dann zu Weihnachten.

 

[TheVenom]

Anandtech.com

Later today at Hot Chips 22, AMD will present further details on both of its next generation architectures. What we have here now is a sneak peak of what AMD is going to unveil at the conference later today.

Anand hat also anscheinend bereits ein paar eingehendere Infos parat. Vielleicht können die Tecchies damit schon etwas mehr anfangen...

 

[Opteron]

Anandtech.com



Anand hat also anscheinend bereits ein paar eingehendere Infos parat. Vielleicht können die Tecchies damit schon etwas mehr anfangen...

Jo das ist genauer, anand hat auch nochmal die gleichen Cache Infos.

Ausserdem noch den komischen Part hier:

The FP scheduler has four ports to its FPUs. There are two 128-bit FMAC pipes and two 128-bit packed integer pipes. Like Sandy Bridge, AMD’s Bulldozer will support SSE all the way up to 4.2 as well as Intel’s new AVX instructions. The 256-bit AVX ops will be handled by the two 128-bit FMAC units in each Bulldozer module.

Da meinte Dresdenboy im Artikel ja, dass das shuffel Einheiten wären. Auf der einen Seite trau ich der Info mehr, auf der anderen Seite steht noch die IMAC im Raum, von der ich mich frage wie die auf die FPU Register zugreifen soll, wenn sie nicht auf der FPU läuft ...
Im Schema nennen sie die zugehörigen Pipelines dann auch noch ausgerechnet "MMX"

Das ist ja wohl mal wirklich Blödsinn hoch 3 ... das muss - wenn überhaupt - XOP heißen.
Ansonsten stünden noch gemeinsame INT+FP Register als Lösungsweg für die IMAC Befehle im Raum und dazu die Tatsache, dass sich anandtech mit dem "Integer" Info irrt und das FP Shuffels sind ... aber mal abwarten.

ciao

Alex

 

[rkinet]

http://de.wikipedia.org/w/index.php?title=Datei:Amdk6III_arch.svg&filetimestamp=20071015233251

Der Bobcat erinnert nun wirklich massiv an den K6-III incl. den 32k L1 Caches.
Wobei hauptsächlich wohl die FPU zu einer SSE mutierte und sicherlich der eine oder andere Kniff aus den vielen x86 Generationen es bis in den Decoder schaffte.

Aber die ganzen Erfahrungen zum K6-III zeigen dass der Core wohl die hohe Performance lt. AMD auch packen kann.

Der Bobcat dürfte je nach Takt entweder TDP und Performance des Atom packen aber auch mehr Performance bei höheren Takt/TDP erreichen können.
Könnte also klappen dass AMD sich zwischen Atom-Netbooks und low power Notebooks den Ontario dazwischen erfolgreich positionieren kann.

 

[nazgul99]

Zur Performance-Aussage: Neu sind, soweit ich das überblicke, zwei Aussagen, nämlich dass die 90% bezogen sind auf:

• K10-Cores
• Notebook-Mainstream

Ich gehe daher davon aus, dass die kleinste aktuelle Mainstream-Notebook-CPU von AMD gemeint ist, das wäre der AMD Athlon™ II Dual-Core Processors for Notebook PCs P320 mit 2x 2,1 GHz bei 25 Watt TDP. "A fraction of the power" würde ich, unabhängig von den bereits bekannten Gerüchten, als maximal 1/3 deuten. Das würde bedeuten:

• Geschwindigkeitsequivalent wäre ein Athlon II K10 X2 mit 1,9 GHz
• TDP wäre 8,3 Watt

Bei Letzterem wäre ich aber doch sehr misstrauisch, mindestens die GPU-TDP würde ich da noch draufhauen. Ein "Bruchteil" (fraction) kann natürlich alles von 1/100 bis 99/100 bedeuten, vielleicht ist der Bereich um 12,5 Watt (1/2) doch realistischer bei der angegebenen 90%-Performance. Fragt sich weiter ob mit oder ohne GPU ...

Das hat natürlich rein garnichts mit der Taktfrequenz zu tun, soll heißen ein Bobcat-Core mit 90% K10@1,9GHz-Performance könnte mit 1,2 Ghz laufen oder mit 1,5 oder 1,9 (wie das Vergleichsvorbild), aber auch mit 2,3 oder 2,9 Ghz. soll heißen, es geht ausschließlich, um mit Helmut Kohl zu sprechen, um das was hinten rauskommt . Nicht um das was da drin so rumrumort.

Ich bin weiterhin gespannt, das Bobcat-Thinkpad (x100e-Nachfolger) ist jedenfalls so gut wie bestellt. 8) Also komm in die Pötte, Lenovo!

Edit: rkinet, dein ewiger K6-III-Vergleich nervt und entbehrt jeglicher Grundlage.

 

[Cho]

Die beiden Vertreter von AMD aus der Entwicklungsabteilung (Chekib Akrout, Senior Vice President, Technology Group, AMD, und Greg Hoeppner, Corporate Vice President, Design Engineering, AMD) haben etwas unglücklich während der Präsentation den Llano Kern als überarbeiteten K8 bezeichnet (was wohl technisch auch richtig ist), weshalb dies wohl jetzt einige Publikationen so verbreiten. Das beruht aber wohl schlicht darauf, dass er intern eine Weiterentwicklung genau dieser Architektur ist. Das wird auch so bereits im Artikel von Dresdenboy beschrieben. Also nicht verwirren lassen. Der Llano hat überarbeitete K10.5 Kerne die wierderum überarbeitete K10 und die wiederum überarbeitete K8 Kerne sind.

Stimmt die Aussage der Entwickler dann nicht trotzdem? Es ist doch eine K8-Basis, was anderes haben sie nicht gesagt^^ Bobcat gefällt mir trotzdem richtig gut, denn es ist ja nix schlechtes, wenn man altbewährte Technik weiternutzt. Der wird sehr nice, vor allem in dem Markt!

Bulldozer überzeugt mich aber noch nicht, warten wir mal das Jahr ab was noch kommt. Sicher wird es alles kleiner und besser, aber mit dem "ein Modul und ich nenn es 2 Kerne" werd ich nicht warm. Ich befürchte es wird irgend eine krasse Anwendung geben, die damit nicht richtig klar kommt und der dann scheisse da steht. Ich will es nicht hoffen, denn AMD muss im Server-Segment endlich mal wieder richtig was reißen, dann kann ich meinen Freunden auch wieder Opteron-Server empfehlen

 

[Dr@]

Stimmt die Aussage der Entwickler dann nicht trotzdem? Es ist doch eine K8-Basis, was anderes haben sie nicht gesagt^^ Bobcat gefällt mir trotzdem richtig gut, denn es ist ja nix schlechtes, wenn man altbewährte Technik weiternutzt. Der wird sehr nice, vor allem in dem Markt!

Bobcat hat nichts mit den K8 oder K10 oder K10.5 oder K9 oder K8L ober sonst irgendwelchen vorangegangenen Architekturen zu tun.

 

[MR2]

Der Level-1-Cache fällt mit 32 Kilobit (diese Angabe verwendet AMD), also 4 KByte, recht klein aus
http://www.heise.de/newsticker/meld...kuenftige-CPU-Mikroarchitekturen-1064356.html


Alex, du schriebst doch kbyte, oder?

 

[Opteron]

Der Level-1-Cache fällt mit 32 Kilobit (diese Angabe verwendet AMD), also 4 KByte, recht klein aus
http://www.heise.de/newsticker/meld...kuenftige-CPU-Mikroarchitekturen-1064356.html


Alex, du schriebst doch kbyte, oder?

Also wenn das kein Druckfehler ist, weiss ich auch nicht...

Was AMD schreibt ist:
32kb L1s und
512kb L2

Die Caches werden immer in Kilobyte (kB, großes "B") angegeben und damit machen die Größen auch Sinn.

Was bitte will man mit nem 512Kilobit L2 ? Das wären laue 64kbyte
Ja, das kleine "b" steht eigentlich für bit .. aber hej ... ??

Wundert mich wirklich, dass sich der c't Type daran aufhängt .. A.Stiller wäre das sicher nicht passiert.

ciao

Alex

 

[rkinet]

Der Level-1-Cache fällt mit 32 Kilobit (diese Angabe verwendet AMD), also 4 KByte, recht klein aus
http://www.heise.de/newsticker/meld...kuenftige-CPU-Mikroarchitekturen-1064356.html

Da war ja schon der seelige Pentium 1 besser versorgt ...

Zudem ist es extrem unüblich bei Caches in Kilobit zu reden.

Also wenn das kein Druckfehler ist, weiss ich auch nicht...

Was AMD schreibt ist:
32kb L1s und
512kb L2

Die Caches werden immer in Kilobyte (kB, großes "B") angegeben und damit machen die Größen auch Sinn.

Wundert mich wirklich, dass sich der c't Type daran aufhängt .. A.Stiller wäre das sicher nicht passiert.

Bei Heise ist AMD eben was exotisches. Die wissen gerade noch dass es nicht um Chio Chips sondern c86-64 geht wenn der Name AMD fällt.

 

[MR2]

Jo, na wundert mich eben auch. Niemals bit, stach mir nur grad ins Auge beim durchlesen