Artikel AMD präsentiert "Bulldozer" und "Bobcat" auf der Hot Chips

...denn sonst wäre der Name AM3+ doch reichlich unglücklich gewählt und man hätte den Namen AM4 nehmen sollen...
Das würde dann aber die Notwendigkeit von DDR4-RAM suggerieren und würde dadurch ebensoviel Verwirrung stiften, könnte ich mir vorstellen.
 
Ich hab ein Bobcat Die-Shot von dieser Folie entzerrt, vielleicht kann man ja was damit anfangen.

bobcat-2.jpg


Handelt es sich um ein Ontario-Die? Oder ist es einfach nur irgend ein x-beliebiges Anderes?

Edit: die Strukturen links erinnern an die als GPU identifizierten beim Llano-Die-Shot.
Edit2: wart...

Edit3: hmm, sieht doch ziemlich nach nem bekannten Quadcore aus, Llano? Hat mal jemand nen Link zu den bekannten Die-Shots?
 
Zuletzt bearbeitet:
nochmal:

Der Vergleich mit dem K10 bezieht sich natürlich nicht auf einen Bobcat-Kern, wenn er sich bei Vollast gerade mal 1 W genehmigt.

Edit: 1 Watt steht auch im Text des Artikels.

Ein K10 Kern verbraucht heute auch schon teilweise unter 10 Watt. Also beziehe den Vergleich einfach auf einen Bobcat und einen K10 (sei es @45nm oder 65nm) die gerade die gleiche elektriesche Leistung verbraten.
Es steht ja auf der Folie " Sub one Watt capable core"
Also pro Kern 1W könnte dann schon hinhauen, wenn man davon ausgeht das der uncore Bereich nicht mit einbezogen ist!
Wie war doch gleich die Aufteilung der Watt bei der ACP? ;D

MfG
 
Handelt es sich um ein Ontario-Die? Oder ist es einfach nur irgend ein x-beliebiges Anderes?
Das ist mir ziemlich großer Wahrscheinlichkeit ein Deneb. Also RB-C2 oder RB-C3. Das Links ist keine APU, sondern die 6MB L3 Cache.
 
Ich sag nur eins wenn das zustimmt was AMD da verspricht dann ist AMD um ecken besser grüsstet für den Mobilen MARKT! Jetzt weiß ich auch warum Apple so gerne Flörtet! Die kommen sicher in die neue Produkte und wenn die Power of AMD so gut ist dann kann seion das Apple IPhone 5 einen AMD inside haben wird!
 
Ein iphone5 mit ontario möcht ich sehen... im smartphone-business ist 1 W stromverbrauch schon viel! - ein 5W-Ontario wäre zwar ein Smartphone für Zocker, hätte aber wohl eine akkulaufzeit von ein paar minuten... *lol*

Llano wird schon aufgrund der GPU-ausgänge wohl kaum auf AM3 passen, der scheidet also aus...
Das Argument mit den OEMs würde umgekehrt genauso zutreffen... wenn die OEMs die möglichkeit bekämen günstige (und AM3 wird bis dahin günstig sein) AM3-Mobos reihenweise zu verbauen und da einen Athlon II, Phenom II oder Bulldozer draufkleistern können, wäre das genauso in Ordnung und vermutlich billiger!
Also irgendwie macht die AM3-Geschichte so keinen Sinn.
Eigentlich hat AMD bisher durchaus vom Sockelupgrade-Vorteil profitiert, wäre also dumm diese "trumpfkarte" nun zu verschenken... außer BD haut dermaßen rein dass jedem deppen ersichtlich ist dass sich das lohnt... *noahnung*
Aber vielleicht war die Kompatibilität AM3s zu AM2+ auch nur eine art "entschuldigung" von AMD für Barcelona und die relativ schwache Generation die sie da abgeliefert haben... nach dem motto, wer sich nen Phenom gekauft hat obwohl das nicht AMDs stärkste Epoche war, kann nun als Belohnung wenigstens auf Phenom II upgraden.... *noahnung*
 
Hallo,

ich habe jetzt die ersten Antworten zu unseren Fragen erhalten.

Q: It seems nobody asked about the instruction cache of Bulldozer. Is there an instruction cache? Or did you go the way of using a trace cache?
A: There is a 64K L1 instruction cache that is shared between 2 integer cores in a module. Each integer core has its own 16K L1 data cache


Q: How many instructions can be issued by one bulldozer module (2 integer cores and one FPU)?
A: In one cycle you can have 2 integer threads and 2 128-bit FPU executions or 2 integer threads and 1 256-bit AVX execution. Each integer thread can issue 2 ALU and 2 AGU instructions.
 
Okay, also doch gemeinsamer I-Cache für beide int-kerne... aber dass trotz der direkten Frage nichts vom tracecache erwähnt wird ist schade... wäre doch dem hörensagen nach ein guter weg gewesen um die decoder zu entlasten und bei falsch vorhergsagten sprüngen weniger zeit zu verlieren...
nunja... mal schauen...
 
Wieso bezeichnest Du den Llano als alte CPU? ;-)
Öh wer redet von Llano ? Ich mein eine in 2011 alte AM3 CPU, also das was jetzt gerade in ist, z.B. ein Phenom2 955.
Angenommen Du hast sowas auf nem 770/790/870/890 Brett .. würdest Du Dir dann 2011 ein neues AM3+ Brett dafür kaufen ???
Da wäre dann maximal PCIe 3.0 neu, vielleicht noch ne Hudson SB dazu, aber sonst *noahnung*
Brächte nicht viel .. wenn dann will man sich ne neue CPU kaufen.

@Dr@:
Na das is ja dann mal ein Wort. Das mit dem L1I$ war ja schon dank anandtech klar, aber das mit den Instructions ist schon interessant. Was mir dabei jetzt auffällt ... die reden nur von max. 2 Ops für die FPU, nicht 4 ... :(

Also astreines 2er Setup. 4er Front-end, dann je 2 MacroOps in Richtung FP & INT, und in der INT Abteilung werden dann die MacroOp Zerlegung in ALU/AGU Ops.

Passt damit eigentlich alles 1:1 zu den Patenten. Wäre das 4 Pipeline Ablenkungsmanöver nicht gewesen, hätte Dresdenboy mehr Energie ins alte 2+2 Schema stecken können ^^

ciao

Alex
 
Zuletzt bearbeitet:
@Opteron: Es könnte ja auch sein, daß sich jemand 2011 Board und CPU komplett neu kauft, für die CPU aber nur 100€ übrig hat und dafür nur ein K10.5-Derivat bekommt, weil die BDs z.B. erst bei 200 oder 300€ anfangen. Der sollte dann doch sinnvollerweise gleich ein AM3+-Board kaufen (um später dann doch einen BD montieren zu können) und ist froh, daß die ältere CPU-Generation darauf auch läuft.

Wie gesagt, die Hersteller sind immer auf komplette Neuanschaffungen fixiert und nie auf Teilaufrüster. Wenn für letztere was abfällt, dann ist das Zufall und wird vom Marketing als Absicht zurechtgelogen.

Okay, also doch gemeinsamer I-Cache für beide int-kerne... aber dass trotz der direkten Frage nichts vom tracecache erwähnt wird ist schade... wäre doch dem hörensagen nach ein guter weg gewesen um die decoder zu entlasten und bei falsch vorhergsagten sprüngen weniger zeit zu verlieren...
nunja... mal schauen...
Sie werden sicher Gründe dafür gehabt haben, keinen einzubauen. Und da das Ding komplett von Grund auf neu ist, fällt glücklicherweise das unbefriedigende Argument weg, es so zu lassen, wie es immer war, nur um nicht alles umzustoßen. Es wird also schon einen echten technischen Vorteil haben, wenn der Cache so gebaut ist, wie er es ist.
 
Sie werden sicher Gründe dafür gehabt haben, keinen einzubauen. Und da das Ding komplett von Grund auf neu ist, fällt glücklicherweise das unbefriedigende Argument weg, es so zu lassen, wie es immer war, nur um nicht alles umzustoßen. Es wird also schon einen echten technischen Vorteil haben, wenn der Cache so gebaut ist, wie er es ist.
Oder man war auf die Art einfach schneller fertig bzw. ist "einfacher" in der Entwicklung... *noahnung*
Neu bedeutet ja nicht automatisch optimal in jeglicher Hinsicht...

Aber wir werden sehen... vielleicht haben wir auch einfach im Speku-Thread etwas zu hochtrabend spekuliert was "Neuerungen" betrifft...
Aber abschließend ist ja noch nicht geklärt wie der cache nun definitiv arbeitet usw.
 
Llano wird schon aufgrund der GPU-ausgänge wohl kaum auf AM3 passen, der scheidet also aus...

Llano im Desktop braucht einen neuen Sockel um die Grafik zum Auge zu bringen. Zambezi braucht einen neuen Sockel aus einem Grund der vorerst noch offen ist. Ontario wird eingelötet, kriegt aber auch wieder ein neues Design seines virtuellen "Sockels" um Grafik Northbridge-Signale los zu werden.

Drei Prozessoren - drei Sockel. Und der vierte, APU aus Bulldozer+GPU, steht bei AMD ganz sicher schon ziemlich weit in der Produktionskette.

Ich glaube nicht das die Kunden (Hersteller) das schlucken. Es wäre in meinen Augen extrem naheliegend, den Sockel AM3r2 so zu konstruieren das er zuerst Llano und Zambesi, später auch den Zambesi-Nachfolger mit GPU-Teil beherbergen kann.
 
@Ge0rgy: Aber gerade an so einer Stelle kann man das nicht übers Knie brechen, immerhin kann davon das Wohl und Wehe des Unternehmens für die nächsten zehn Jahre davon abhängen. Die vergleichbare Stelle im Thuban sieht seit dem K7 so aus. Abgesehen davon ist das keine Sache von "nicht fertig werden", denn ich nehme mal ganz stark an, daß die Frage wie der L1 Cache arbeitet entschieden wird, bevor man überhaupt anfängt.
 
@Opteron: Es könnte ja auch sein, daß sich jemand 2011 Board und CPU komplett neu kauft, für die CPU aber nur 100€ übrig hat und dafür nur ein K10.5-Derivat bekommt, weil die BDs z.B. erst bei 200 oder 300€ anfangen. Der sollte dann doch sinnvollerweise gleich ein AM3+-Board kaufen (um später dann doch einen BD montieren zu können) und ist froh, daß die ältere CPU-Generation darauf auch läuft.
Natürlich .. 2011 ist das schon sinnvoll.
Aber eigentlich hätten sie dann Zambezi gleich einen PCIe Controller einbauen können und das Ganze dann für den Fusion Sockel bringen können, der kommt ja auch neu.

Aber gut geht nicht, wg. der gleichzietigen Nutzung als Server DIE. Ok, ginge natürlich wenn man den Teil bei den Servern dann deaktivieren würde, aber wäre wohl zuviel Verschnitt.

Nochmal zum 2+2 Setup bzw. 2fach Issue an die FPU:

Wegen des Patetbildchens hier:

3mtarvan.png


Und weil bisher alles passte, zweifle ich jetzt mal frech die 2 issue an die FPU an. Issue ist laut oben eher 4, links 2x2 für INT, rechts FP. Aber die FPU kann wohl nicht mehr als 2 pro Takt verarbeiten. Wieso auch immer.

Ist aber auch irgendwie komisch .. naja mal schauen, was die Jungs in ein paar Stunden über die ominösen MMX Pipelines verraten, finde den Namen echt lustig, 3DNow! stattdessen wärs jetzt gewesen ;)

ciao

Alex
 
Öh wer redet von Llano ? Ich mein eine in 2011 alte AM3 CPU, also das was jetzt gerade in ist, z.B. ein Phenom2 955.
Angenommen Du hast sowas auf nem 770/790/870/890 Brett .. würdest Du Dir dann 2011 ein neues AM3+ Brett dafür kaufen ???

Aber AMDs Geschäftsmodell ist doch nicht der Verkauf von Motherboards sondern der von CPUs, richtig?

Da wäre dann maximal PCIe 3.0 neu, vielleicht noch ne Hudson SB dazu, aber sonst
Brächte nicht viel .. wenn dann will man sich ne neue CPU kaufen.

PCIe 2.0, SATAII, eSATA und den verbesserten IGP nicht vergessen, denn sicher hast Du Sparbrötchen Deinen PhenomII schon seinerzeit in das vorhandene AM2-Board mit 690G gestöpselt.

:-)

Ich sehe das aber auch als Schade an. Nun ist die Technik endlich mal so stabil und flott das ein neues MB gar nicht mehr unbedingt sein müßte - und ausgerechnet da müssen die Jungs wieder den Sockel wechseln. Man könnte fast zum Verschwörungstheoretiker werden.
 
So, jetzt ist es wirklich draussen, AM3 ist bald Geschichte, es lebe AM3+ (oder so) ;) Aber da das sicher noch ein Jahr dauert gibt es für mich doch noch ein AM3 board und einen Sechskerner, dürfte ja reichen für die nächsten 3, 4 Jahre :)
 
Hat man eigentlich irgendwo mal detaillierter erklärt, wo die Probleme bei 32nm liegen? Die Verzögerungen scheinen eigentlich niemanden wirklich zu beunruhigen. Ich bin da nicht so ruhig.
 
Freu mich schon wieder auf die Zusammenfassung von Dresdenboy.
Hört sich ja auf dem Papier alles recht interessant an, mal sehen wie AMD "zurückschlägt". *attacke*
 
Täusch ich mich oder stimmt der Artikel im 3D Center nicht?

Ein Quadcore besteht doch meines Wissens immer noch aus 4 Modulen, nur das in jedem Modul zwei Integer Kerne sind um "Hyperthreading" physikalisch zu bewerkstelligen.

Also Quadcore = 4 Module = 8 Threads.


Lieg ich da richtig?
 
AMD zählt nur Integer-Kerne. Demnach ist ein AMD Quad-Core auf Bulldozer-Basis aus 2 Bulldozer-Modulen aufgebaut.

2 Module --> 4 Integer-Kerne --> 4 Threads
kein Hyper-Threading oder Simultaneous Multithreading (SMT)

Warum man den Modulansatz mit jeweils zwei Integer-Kernen gewählt hat, wird in der Hot Chips Präsentation eigentlich recht ausführlich dargelegt.
 
Stimmt, grad nochmal gelesen, da hab ich wohl was übersehen. ;D
 
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