News AMD Pressekonferenz zur CES 2020

E555user

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Hab ich mich verhört oder erzählte Lisa Su etwas darüber, dass die neuen Vega-GPU-Cores in den APUs eine +59% höhere "IPC" haben als die vorherigen Vega-Based units ???
Schade, dass das Video nicht mehr abrufbar ist.

EDIT: Auf Youtube gefunden: siehe Minute 12:50-
https://www.youtube.com/watch?v=8c8i3t6oIPA


Das ist mir auch sofort aufgefallen. Es ist möglich, dass das ein Versprecher war. Man darf sich erinnern, dass man mit RDNA "nur" 50% bessere Leistung pro Watt erzielt haben will gegenüber Vega 7nm. Bei der Render-Demo zu Dual Xeon vs. TR3990X war übrigens im eingeblendeten Text das System mit 1.5h gleich schnell. Sicherlich sollte da etwas anderes in der Präsentation gezeigt werden...

Wie dem auch sei wird 2020 das Jahr in dem AMD mit den Laptops vermutlich erstmals die beste Wahl in technischer Hinsicht sein wird.

Eine sehr hohe Steigerung bei Vega-Cores in der Leistung, die Smart-Shift Technologie welche Azor vorgestellt hatte sowie die 5600M und 5700M GPUs sollten gegenüber den aktuellen Modellen sehr viel bessere Leistung ermöglichen. Es wird interessant sein wie gut eine neue Vega8 iGPU im Verhältnis zur RDNA bei 5600M abschneiden wird und ob man dort pro CU wirklich ähnliche Werte sehen wird.
Hinzu kommt, dass mit Frank Azor in der Show zwei Laptops für Gamer vorgestellt wurden, die spezifisch auf die neue AMD-Hardware abgestimmt sind inklusive der FreeSync Unterstützung. Mit den Treiber-Features Chill/Boost/CAS müssten sehr gute Laptops für den Alltags-Gamer möglich werden.
Das wird auch für professionelle Anwender interessant, da die Vega-Treiber als sehr stabil gelten. Auf gemischte Systeme mit Treiber mit GCN und RDNA darf man gespannt sein, auch im Hinblick auf HSA bzw. RocM.
 

Nosyboy

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Und mit SmartShift wird wohl auch noch einiges möglich sein, jedenfalls sehr interessante Entwicklung.
AMD hat wohl nun auch wieder etwas mehr Ressourcen für die Softwareentwicklung. Aus meiner Sicht wird das Heute nach wie vor zuwenig berücksichtigt, man vergleicht fast nur HW Specs, aber dass mit Software soviel möglich wäre, greift kaum jemand auf.
 

mibo

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Anscheinend ist doch noch was positives gezeigt worden.

Das FreeSync Premium Label finde ich sehr gut, da ich FreeSync ohne LFC schon immer nutzlos fand. Hoffentlich kommen damit nun auch mehr LFC Monitore auf den Markt.
Die aktuelle Unterstützung von AMD bezüglich der hohen fps Monitore und der VRR über HDMI Fernseher würde mich sehr interessieren.

https://www.pcgameshardware.de/AMD-...o-neue-Gueteklassen-Monitore-mit-VRR-1340537/

Edit: Hat AMD das nur über deren Webseite kommuniziert?
https://community.amd.com/community...freesync-premium-and-amd-freesync-premium-pro
https://www.amd.com/en/technologies/free-sync

Da werden auch Monitore mit 240Hz erwähnt - das wird also wohl unterstützt.
 
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Denniss

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die höhere "IPC" der Radeon-Core im 4000 ist sicherlich in Kombination aus dem reichlich Mehrtakt und dem viel schnelleren LPDDRX4
 

E555user

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IPC ist Takt-Agnostisch. Nach dem Video mit Ian Cutress vermute ich dass man hier APU-Vega 3000 Serie und 4000 Serie vergleicht und von 56% Mehrleistung pro Cycle spricht. Vermutlich basierend auch auf dem RAM-Takt für die iGPU und der verbesserten Integration mit Ryzen-Latenzen....

When asked about 2nd gen Vega on an APU they (AMD) said: "we learned so much about how to manage power on a GPU that we can apply it to Navi"
Cutress scheint sich unschlüssig darüber ob deshalb die "richtige" Big Navi doch erst 2021 erscheinen wird.

--- Update ---

Wenn ich es mir recht überlege dann hätte AMD entsprechende Fortschritte im iGPU Design sicherlich an die SemiCustom Kunden kommunizieren müssen.
Bei Sony und MS plante man dann sicherlich ein weiteres Redesign mit weniger Stromaufnahme, mehr Takt oder CUs.
 
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eratte

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Kommen da auch noch Artikel zu auf der Homepage?

--- Update ---

AMD at CES 2020: Q&A with Dr. Lisa Su (Anandtech)

Zen 3

AnandTech: AMD’s products have been on a very regular 12-14 month cadence for the last three years. Should we expect to see Zen 3 this year? In previous CES presentations you’ve shared 12-month roadmaps, but this year you only spoke about Q1 and Q2. Would you like to comment on Zen 3 or what’s coming?

LS: You should expect that we’re going to be very aggressive with the CPU roadmap. We think Zen 2 is the best CPU core out there today, and we’re very proud of it. We’ve completed the family and Zen 3 is doing really well, we’re very pleased about it and you’ll hear more about it in 2020. Rather than ask me the question three times Ian [laughs], let me clear: you will see Zen 3 in 2020!

*baeh**clap*
 

Impergator

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Hab ich mich verhört oder erzählte Lisa Su etwas darüber, dass die neuen Vega-GPU-Cores in den APUs eine +59% höhere "IPC" haben als die vorherigen Vega-Based units ???

Sie spricht von "more performance", also IPC und Takt. Bleiben ~27% mehr IPC, wenn man annimmt, dass sie von 1750MHz vs 1400MHz spricht...
 

Iscaran

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Sie spricht von "more performance", also IPC und Takt. Bleiben ~27% mehr IPC, wenn man annimmt, dass sie von 1750MHz vs 1400MHz spricht...

Ja - sehe ich ähnlich. Ein paar Prozentpunkte wird man sicherlich noch wegen RAM abziehen können...aber sagen wir 15% IPC klingt durchaus als das was wir da sehen. Wenn wir die Zahlen so glauben können. Hoffe es gibt bald tests.
 

E555user

Vice Admiral Special
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Ja - sehe ich ähnlich. Ein paar Prozentpunkte wird man sicherlich noch wegen RAM abziehen können...aber sagen wir 15% IPC klingt durchaus als das was wir da sehen. Wenn wir die Zahlen so glauben können. Hoffe es gibt bald tests.

Ich habe auch noch mal in den Wortlaut hineingehört, sie sagt zu den neuen "Vega Graphics Cores"
"they actually have 59% more performance than the previous generation ... all fits into a 15W envelope"

dazu der ganze Text aus der Interview-Session:
AnandTech: The rearchitect of Vega for 7nm has been given a +56% performance increase. Does this mean that there was a lot left on the table with the design for 14/12nm? I’m trying to understand how you were able to pull so much extra performance from a simple process node change.

LS: When we put Vega into a mobile form factor with Ryzen 4000, we learned a lot about power optimization. 7nm was a part of it sure, but it was also a very power optimized design of that architecture. The really good thing about that is that what we learned is all applicable to Navi as well. David’s team put a huge focus on performance per watt, and that really comes out of the mobile form factor, and so I’m pleased with what they are doing. You will see a lot of that technology will also impact when you see Navi in a mobile form factor as well.

Die Performance bei Mobilen Prozessoren richtet sich auch immer vor allem nach dem Power Budget in der Aufnahme und Kühlung. Es ist also nicht vor allem IPC sondern eine Kombination aus vielleicht eher wenig IPC-Gewinn im Core selbst. Der könnte aber viel mit dem LPDDR4x bis 4266MHz statt DDR4-2933 zugewinnen und neben dem höheren Boost-Takt und vor allem ein Takt aufweisen der gehalten werden kann gegenüber den früheren Designs.
Die Smart-Shift Technologie bei der APU Taktung ist sicherlich Teil dieser Optimierungen und werden selbst mit 10% Performancegewinn angegeben.
So sind für mich die 59% vs 3000er APUs nachvollziehbar.

Ähnlich wie bei Smart-Shift könnte auf der APU selbst ein weiter optimiertes Power-Budget zwischen CPU und iGPU für mehr Performance sorgen vs. der 3000 APU generation.

Ich vermute momentan überwiegend APU-abhängige Optimierungen in den 59% als welche der Vega Cores allein für sich genommen. Man wird wohl auf eine ausführliche Erklärung von AMD warten müssen.
 
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pipin

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Ich habe auch noch mal in den Wortlaut hineingehört, sie sagt zu den neuen "Vega Graphics Cores"
"they actually have 59% more performance than the previous generation ... all fits into a 15W envelope"


Zu den Verbesserungen in der Architektur VCN, DCN usw. gibt es aber keine offiziellen Infos.


"Dali" wird bei Computerbase als "Picasso"-Derivat bezeichnet. Wird laut AMD aber in 14-nm produziert. ???

Frage wäre halt, wie dessen Vega-Implementierung aussieht. Und wo sind die Unterschiede zu Raven2?
 

Firenze

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"Dali" wird bei Computerbase als "Picasso"-Derivat bezeichnet. Wird laut AMD aber in 14-nm produziert. ???
Frage wäre halt, wie dessen Vega-Implementierung aussieht. Und wo sind die Unterschiede zu Raven2?

AMD hat seit 6.1. den Athlon Silver 3050U, Athlon Gold 3150U, und Ryzen 3 3250U in der Produktliste. Scheint der gleiche Chip zu sein, ist das Dali? Der 3250U hat kurioserweise die gleichen Spezifikationen wie der Ryzen Embedded R1606G. Computerbase: "ein älterer Chip" wäre das, aber "basiert auf Picasso"? Der R1606G ist offenbar ein Banded Kestrel (2C4T Zen, Vega 3), vorgestellt 16. April 2019.
 

pipin

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Das sollte so sein, ja.

Banded Kestrel = Raven Ridge 2 / Raven2 = Dali
 

Complicated

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Ich habe mal im 3Dcenter diese steile These aufgestellt:
Und wenn die CUs so wie bei FP und Double Precision zusammengeschaltet verwendet werden können? Also 2 CUs an den selben Daten arbeiten, dann wären auf Renoir tatsächlich 16 CUs vorhanden in so einer Art Dual-CU wie bei Navi, nur eben mit Vega CUs die reorgansiert wurden. Dann wäre es ein Hammer Bluf von AMD.
Ist das überhaupt möglich?
Siehe die Beschreibungen https://www.pcgamesn.com/amd/navi-rdna-architecture-release-date-specs-performance

Mir fällt halt direkt auf wie ähnlich sich die Zahlen sind. Navi 10 hat 4 MB gemeinsamen L2 Cache ...

16 Vega-CU mit RDNA-Rahmen (Dual-CUs) könnte wie 8CU aussehen nach aussen.
You can pretty quickly see some of the difference between the two architectures from looking at the overlay above. The Vega design has the classic GCN-class individual compute units, housing the stream processors in four batches of eight CUs, across two shader engines. The Navi GPU layout, however, has squeezed the CUs together to create the Dual Compute Unit (DCU).



There are four distinct graphics arrays in the Navi 10 GPU, each with five DCUs inside them sharing resources, split across two shader engines, which all means there are a total of 40 individual CUs across the whole die. Having the compute units configured in pairs, in what AMD is calling a Workgroup processor, allows the two CUs to work together using shared resources to cut down latency while still offering greater parallelism.
If there’s a bit of Bulldozer PTSD creeping in, I understand. The idea of taking discrete parts – in the case of the Bulldozer CPUs, its cores – and lumping them together with shared resources can potentially boost parallelism but risks lessening their individual power.
Der letzte Satz, der den Tradeoff für schlechtere Performance der Dual-CU gegenüber 2 einzelnen CUs beschreibt, der wäre in einer APU-Implementierung irrelevant, da sowieso die Speicher-Bandbreite limitiert, so dass volle 16 CUs nicht voll ausgefahren werden können. Packt man das CUs nach RDNA-Muster allerdings zusammen sind die 8 CUs die höher getaktet werden (man kann den Takt besser steuern bis an das Bandbreiten-Limit).

Interessanter Fun-Fact:
Navi 10 hat wie Renoir 4 MB gemeinsamen Cache. Navi L2 und Renoir L3 ;)
 

Iscaran

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Oh ! Das ist in der Tat eine interessante These und wenn man das durch denkt könnte da was dran sein.
Dann wäre der "Vega 2" mobile chip auch eher schon eine RDNA-Vega Hybrid. Gerade das Konzept der Dual-CUs in den bisherigen Navi's scheint ja auch blendend aufgegangen zu sein.

Erklärt vielleicht warum AMD das erstmal als "Testballon" in Form der 57er released hat. Man war sich selbst nicht sicher wie die "real world" Performance damit aussieht.

Hätte der neue "Vega 2" dann 8 DCU's (also 8x2 CU's) könnte man in der Tat sehr leicht die +60% GPU-Power erklären und die gestiegene "IPC" aus den DCU`s würden ggf. gut die verbleibende "Performance-Lücke" erklären, die sich ergibt wenn man die Performance der neuen "Vega 2" aus den geleakten Taktraten als Extrapolation der alten Vega 1 APUs nimmt.
 

Iscaran

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Hmm, wenn man das mal weiterspinnt den Gedanken:

CU = Compute Unit, SE = Shader Engine, DCU = dual-CU

Der Shrink von 12 nm auf 7 nm erhöht die Packdichte scheinbar um bis zu x3 (29Mio Trs/mm^2 vs 90 Mio Trs/mm^2)
https://en.wikipedia.org/wiki/14_nm_process
https://en.wikipedia.org/wiki/7_nm_process

Picasso 210 mm^2, 12 nm, 704 SE (11 CUs a 64 SE)
Renoir 150 mm^2, 7nm (8 CUs a 64 SE oder doch 8 DCUs a 2x64 SE ?)

Der Picasso Zen+ CPU-Teil dürfte in etwa 44 bis maximal 60mm^2 groß sein: "With 12nm and the Zen+ core, AMD stated that a single core complex was ~60 square millimeters, which separates into 44mm2 for the cores and 16mm2 for the 8MB of L3 per CCX."
https://www.anandtech.com/show/14525/amd-zen-2-microarchitecture-analysis-ryzen-3000-and-epyc-rome/5

Der neue Zen2 hat für 8 Kerne + CCX etc. eine Die Size von 74-80 mm^2
"These chiplets are manufactured using TSMC's 7 nanometer node and are about 74 to 80 mm2 in size"
https://en.wikipedia.org/wiki/Zen_2

Betrachten wir also mal die 210mm2 - 60mm^2 = 150 mm^2 für 704 SEs = 0.213mm^2 pro SE


Analog 150mm^2 - 80mm^2 = 70mm^2 für x SEs:

Aus der Vergrößerung der Packdichte 29/90 könnten wir extrapolieren dass auf den ursprünglichen 0.213mm^2 / SE dann ~ 0.0686 mm^2 / SE werden.

Ergibt mit Variante 1 "klassisch" 8CU a 64 SE:

704*0.0686 48 mm^2 für 704 SEs
Bzw. bei 150mm^2 - 80 mm^2 (für die CPU) wären da immerhin noch SATTE 22 mm^2 ungenutzter Die.

Nehmen wir mal Variante 2 8 DCU's a 64x2 SE:

2*8*64=1024 * 0.0686 = 70mm^2 Die fläche für die DCUs + 80 mm ^2 Die für 8 Kerne-Zen2 = 150 mm^2 Renoir.

Damit kann man auch perfekt die +59% Performance erreichen und zwar ganze ohne Extremes RAM Voodoo:

In dem Licht betrachtet bekommt man die Performance von +59% der neuen APUs nämlich so:

Mit 2x8 CUs also 8 DCU's hätte man natürlich ca 1024 Shader in der Pipeline.
also
= 1024/704 = +45% Shader. Relativ zu Picasso:

Diese werden natürlich nicht maximal "optimal" genutzt also "45% - X".
Verbleibt noch der Taktboost: 1750 MHz vs 1400 MHz; Sind +27%.

1.45*1.27 = 1.84 also 184% "idealisierte Performance"....aber davon bleiben eben nur +59% über wegen der 45-X

Man kann, das -X damit ja mal ausrechnen:
1.59/1.27= 1.25.

Der Verlust durch nicht ganz optimale Shadernutzung im DCU wäre dann gerade mal ~16% ? (1.45/1.25)=1.16

EDIT:https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12191292#post12191292

Der Shrink von 12 nm auf 7 nm erhöht die Packdichte scheinbar um bis zu x3 (29Mio Trs/mm^2 vs 90 Mio Trs/mm^2)
https://en.wikipedia.org/wiki/14_nm_process
https://en.wikipedia.org/wiki/7_nm_process

Picasso 210 mm^2, 12 nm, 704 SE (11 CUs a 64 SE)
Renoir 150 mm^2, 7nm (8 CUs a 64 SE oder doch 8 DCUs a 2x64 SE ?)

Der Picasso Zen+ CPU-Teil dürfte in etwa 44 bis maximal 60mm^2 groß sein: "With 12nm and the Zen+ core, AMD stated that a single core complex was ~60 square millimeters, which separates into 44mm2 for the cores and 16mm2 for the 8MB of L3 per CCX."
https://www.anandtech.com/show/14525...nd-epyc-rome/5

Der neue Zen2 hat für 8 Kerne + CCX etc. eine Die Size von 74-80 mm^2
"These chiplets are manufactured using TSMC's 7 nanometer node and are about 74 to 80 mm2 in size"
https://en.wikipedia.org/wiki/Zen_2

Betrachten wir also mal die 210mm2 - 60mm^2 für die CPU = 150 mm^2 für 704 SEs = 0.213mm^2 pro SE

Analog 150mm^2 - 80mm^2 = 70mm^2 für x SEs:

Aus der Vergrößerung der Packdichte 29/90 könnten wir extrapolieren dass auf den ursprünglichen 0.213mm^2 / SE dann ~ 0.0686 mm^2 / SE werden.

Ergibt mit Variante 1 "klassisch" 8CU a 64 SE:

704*0.0686 48 mm^2 für 704 SEs
Bzw. bei 150mm^2 - 80 mm^2 (für die CPU) wären da immerhin noch SATTE 22 mm^2 ungenutzter Die.

Nehmen wir mal Variante 2 8 DCU's a 64x2 SE:

2*8*64=1024 * 0.0686 = 70mm^2 Die fläche für die DCUs + 80 mm ^2 Die für 8 Kerne-Zen2 = 150 mm^2 Renoir.
 
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