AMD RDNA 5 / UDNA 1 (Ende 2026 / Anfang 2027)

[derDruide]

Es gibt schon Infos zur nächsten Radeon-Generation, die nicht mehr RDNA 5 heißen wird:

- UDNA führt die bisherigen Entwicklungslinien zu einer gemeinsamen Architektur zusammen (auf Ebene der ALUs)
- Konkret ersetzt UDNA 1 das bislang geplante RDNA 5 und CDNA 5
- Codename "Sirius"
- ALU-Design angeblich ähnlich wie GCN
- Die ersten Gaming-Grafikchips sollen im 2. Quartal 2026 in die Massenfertigung gehen.
- Fertige Grafikkarten könnten im Herbst 2026 erscheinen.
- Sonys PlayStation 6 soll UDNA 1 nutzen, als CPU wird ZEN 4 oder ZEN 5 verbaut.
- Die Verkaufsnamen sind Radeon RX 9000 Serie (Gaming) und Instinct MI400 (HPC / AI)

Quelle: https://videocardz.com/newz/amd-rad...uction-in-q2-2026-udna-also-for-playstation-6

 

[TNT]

Gerüchteküche: AMDs UDNA-Grafikarchitektur soll bereits 2026 in Ersatz von RDNA5 antreten | 3DCenter.org

Gemäß von VideoCardz ausgegrabenen Aussagen aus dem chinesischen Chiphell-Forum soll AMD seine UDNA-Architektur bereits nach CDNA4 und RDNA4 ansetzen – sprich, alle Arbeit an RDNA5 wird überführt zu UDNA1, RDNA4 soll somit die letzte

www.3dcenter.org

Orginalquelle: https://www.chiphell.com/thread-2652187-1-1.html

Alles nur ein Geruecht.
Mal abwarten wie stichhaltig es sich zeigen wird.

Gruss,
TNT

 

[E555user]

Die Geschichte begann schon Anfang September mit diesem Artikel

AMD announces unified UDNA GPU architecture — bringing RDNA and CDNA together to take on Nvidia's CUDA ecosystem

Two become one.

www.tomshardware.com

 

[TNT]

Prognose-Board: Wie geht es bei AMD weiter? Entwicklungen / Strategien / Maßnahmen, die AMD betreffen bzw. die AMD treffen könnte

[..] Don’t worry. We will have a great strategy for the enthusiasts on the PC side, but we just haven’t disclosed it. We'll be using chiplets, which doesn't impact what I want to do on scale, but it still takes care of enthusiasts. [...] Das liest sich als sei AMD soweit Multi-Chiplet-Gaming...

forum.planet3dnow.de

Meinst Du das hier ?

Neu ist bei dem Geruecht, dass UDNA schon recht bald in einer Generation seinen ersten Auftritt hat.
Ich nehme, dass das laenger dauert oder es ist schon laenger in the making. Who knows!

Der AI Markt etc. ist so wichtig, dass man hier sicher nicht unbedingt auf Schnellschuesse einlassen wird.
Wie viel unified in der ersten Generation UDNA Grafik und UDNA Conmpute steckt wird sich dann zeigen.

Aber alles nur ein Geruecht bislang.

Gruss,
TNT

 

[vinacis_vivids]

UDNA1 / RDNA5 wird wieder wie RDNA3 in der WGP/CU Struktur spekuliert:

Navi 5X : 96CU / 384bit SI
Navi 5X : 64CU / 256bit SI
Navi 5X : 32CU / 128bit SI

Page 21 - Discussion - RDNA 5 / UDNA (CDNA Next) speculation

Page 21 - Seeking answers? Join the AnandTech community: where nearly half-a-million members share solutions and discuss the latest tech.

forums.anandtech.com

Diese CU-Struktur habe ich schon vor "KeplerL2" (bei anandtech spekuliert):

Radeon RX 9090 XTX 3nm by AMD in 2026?

Why it is important for AMD to take the RTG back to the top gaming segment? Since 2009, when the market share was above 40% for AMD, the…

medium.com

Der Artikel ist auf Englisch, falls es jmd. interessiert mit dem Label "RX 9090 XTX".

 

[tex_]

Wenn ein Satz mit "my guess is" anfängt, dann sollte man das auch nicht als mehr behandeln als eine persönliche Vermutung.

 

[E555user]

Vor allem ist es auch hoch spektulativ ob schon RDNA5 als UDNA daher kommt. Es ist genausogut (Duden 1995) möglich, dass erst mit der 6. oder 7. Folgegeneration die CUs und Cache-Hierarchie zwischen CDNA und RDNA wieder vereinheitlicht werden.

Aus dem THG-Interview in 2024 von Jack Huynh

So, going forward, we’re thinking about not just RDNA 5, RDNA 6, RDNA 7, but UDNA 6 and UDNA 7. We plan the next three generations...
...They actually wish we did it sooner, but I can't change the engine when a plane’s in the air. I have to find the right way to setpoint that so I don’t break things.

Ich hatte daraus damals die Reihenfolge RNDA5, UDNA6, UDNA7 vernommen und dass er sich damals noch nicht für den Zeitpunkt sicher war. Im Interview etwas plappern ist auch nichts festgeschriebenes. Man sollte nach wie vor auf offizielle Roadmaps warten.

 

[vinacis_vivids]

Das Interview ist hier zu lesen:

AMD announces unified UDNA GPU architecture — bringing RDNA and CDNA together to take on Nvidia's CUDA ecosystem

Two become one.

www.tomshardware.com

"We plan the next three generations because once we get the optimizations, I don't want to have to change the memory hierarchy, and then we lose a lot of optimizations. So, we're kind of forcing that issue about full forward and backward compatibility."


Ich denke es wird bei UNDA1 maximal bei einem command prozessor (CP) bleiben, welcher maximal sechs shader engines à maximal 16CU per engine parallel verarbeiten kann. So bleiben alle Optimierung erhalten. Also sind die 96CU in 6 SE und 16CU per SE nach wie vor die maximale Konfiguration, auch für UNDA1. Da bleibt die volle Kompatibilität erhalten im Treiber und Speicherverwaltung.

Eine größere Konfiguration wie 112CU / 120CU / 128CU oder 144CU bräuchte wahrscheinlich zwei CP um mehr shader engines parallel verwalten zu können.

 

[derDruide]

Ein ziemlich weit reichender Leak von MLID, über eine ziemlich große UDNA 1-Generation (er spricht von RDNA 5) mit Launch in 2027.
Dokumente dazu sollen ihm vorliegen.

 

[E555user]

Also wenn das so stimmen würde wären doch einige Thesen anzupassen

• alle bisherigen CU mit SI Spekulationen wären komplett falsch
• Start erst in 2027 geplant, im Handel erst im Sommer/Herbst. AT0 hat noch nicht einmal eine Jahreszahl.
• deutlich grösserer L2 und extra schneller GDDR7 VRAM machen IF-Cache fraglich
• UDNAx bereits möglich, auch wengen fehlendem IF-Cache der jedoch CDNA-like auf IOD wandern könnte, aber sonst kein Wort davon, eher Navi5x
• mit AT sind vermutlich "acceleration tiles" gemeint
• der Abstand von grösstem AT2-Gaming zum extrem reduzierten AT0-Gaming in Shadern wäre über Faktor 2.4 (bei 5090->5080 aktuell nur ca Faktor 2)
• es fehlt noch eine GPU-Arch für 2026, denn AMD wollte mindestens CDNA bzw. Instinct jährlich aktualisieren

Das Gerede rund um Konsolenchips halte ich für nicht realistisch, am Ende wird man bei einem Millionenseller für Kosteneinsparungen und Effizienz einen Monolithen nehmen solange nur genug Leistung damit möglich wird.

Da wird sicherlich nochmal eine deutliche Korrektur nötig bis dann finale Produkte feststehen. Ist ja noch eine Weile bis Sommer 2027

 

[Mente]

Hi
Es wäre zwar sehr toll wenn AMD da auch angreifen kann nur glaube ich nicht das wir so schnell eine Karte mit so viel Ram in dem Gaming Bereich sehen werden, daher befürchte ich wenn sie kommt ist es eine pro Karte.
lg

 

[vinacis_vivids]

Für PC Gaming ist folgendes Modell vorgesehen:

AT0 XL - Desktop Gaming
380 Watt TBP
PCIe 5.0
154 CU
40MB L2!
36GB GDDR7
36GBps
384bit SI
3456 GB/s Bandbreite? (24 Gbit x 36 GBps x 4 CH)



Der Gaming Chip bekommt Quad-Channel GDDR7 36GBps und 40MB L2 und verzichtet wohl komplett auf den Infinity Cache ?

Der Sprung von 644 GB/s auf 3456 GB/s ist schon mega!
Der Sprung von 64CU auf 154CU ist ebenfalls gigantisch!
Der Infinity Cache von 64MB wird reduziert auf 40MB L2 Cache!
VRAM steigt von 16GB/24GB auf 36GB!

 

[sompe]

Ähm....hä?
Der Infinity Cache war kein L2 sondern eher ein L3 Cache, die MEM CH Geschichte erinnert eher an die Speichercontroller Chiplet Geschichte der RDNA3 Generation (welche auch den infinity Cache enthielten) und wäre für die Speicherbandbreite praktisch irrelevant. Ebenso hat die größe der Speicherchips herzlich wenig mit der Bandbreite zu tuen und sind lediglich für den Speicherausbau an sich relevant. Keine Ahnung was die in einer ?Rechnung? zur Bandbreite zu suchen haben. Grob überschlagen müßte ein solcher Chip mit 384 Bit Speicherinterface und 36 Gbps Speicher auf eine Bandbreite von ca. 1.730 GB/s kommen, also ähnlich viel wie bei einer RTX 5090.

Nachdem die RDNA3 Generation beim Top Modell bereits mit 96 CUs daher kam und bei der RDNA4 Serie diese Leistungsklasse entfiel waren für mich mehr als 128 CUs nicht mehr als erwartbar.

Der einzige wirklich große Sprung ist der beim L2 Cache der von 6 MB bei Navi 31 und 4 MB beim Navi 44 auf 40 MB beim Top Modell der Daddelkarten steigen soll, mit unbekannter Auswirkung auf die Performance.
Jetzt könnte man natürlich spekulieren das sies eine Kompensation für einen gestrichenen Infinity Cache sein könnte aber wozu dann die Aufspaltung beim Speicherinterface die für mich eher bei einem vergleichbaren Aufbau wie beim Navi 31 sinnvoll wäre? In dem Fall erscheinen mir aber 4 Chips für ein 384 Bit Speicherinterface für fragwürdig aber nicht unmöglich (96 Bit pro Controller Chip, also 3x 32 Bit Controller pro Chip) nur warum sollen die kleineren Gaming Karten dann ebenfalls 4 Stück davon haben? Da würden mit ziemlicher Sicherheit nicht unterschiedliche genutzt werden. Wofür der "MEM CH Mode" wirklich steht hat also ein dickes fettes Fragezeichen.

 

[E555user]

in der Tabelle sind es für den geplanten AT0 XL Gaming Chiplet

• 12 Stück GDDR7 Chips und physische SI a 32 Pins
• 24 Gigabit aka 3GByte grosse Chips und entsprechend Last im Controller
• 36 Gbps je Pin mit entsprechendem Takt im Controller
• 384 Pin breiter Speicherbus mit dann max Gbps bzw 1728 GByte/s max
• 4 Channel Mode weil durch weniger Chips (phys. Segmente) mehr Logik im Controller fürs Verteilen von Zugriffen in 4 statt nur 2 logischen Segmenten übrig bleibt.

 

[sompe]

Das Speicherinterface setzt sich idR. aus mehreren 32 Bit Controllern zusammen an denen die Speicherchips hängen.
Wenn mit den CH Mode die zusammengesetzten Blöcke auf dem Die gemeint sind dann wären 4 Blöcke auch nicht wirklich etwas besonderes. Besonders wäre eher das sich die Anordnung über so viele Leistungsklassen zieht und sich die Controller Blöcke entsprechend unterscheiden müßten, was mehr Entsicklungsaufwand bedeuten würde.
Na ja, mal abwarten was daraus wird.

 

[E555user]

PCB und Thermal geben wohl an welche Referenz-Designs von AMD entwickelt werden müssen.

Weiss jemand wofür „CGVDI“, „MBA“ und „S*L in %“ stehen?

 

[tex_]

Falls die Tabelle stimmen sollte, woran ich große Zweifel habe, wäre das sehr unterwältigend.

Der AT2 Chip wäre quasi ein Nachfolger von Navi48 mit gleicher Anzahl an CUs. Nur noch max 192bit SI dafür GDDR7 gleicht sich nahezu aus. Eine TDP knapp unter 300W, also kaum bessere Effizienz. Je nach Modell 12/15/18GB RAM, was im Vergleich zu den momentan herrschenden 16GB teils sogar ein Rückschritt ist. Einzig der größere L2 wäre eine gute Verbesserung, außer der IF Cache wird gestrichen.

Und das im Jahre 2027? Da würde ich in der Klasse einen deutlichen Effizienzsprung dank 2nm und mindestens 24GB VRAM erwarten. Den Daten nach könnte man den Chip vlt für eine 50/60er Serie einführen, aber dann wäre meiner Meinung nach die TDP viel zu hoch.

 

[sompe]

PCB und Thermal geben wohl an welche Referenz-Designs von AMD entwickelt werden müssen.

Weiss jemand wofür „CGVDI“, „MBA“ und „S*L in %“ stehen?

"Thermal" dürfte die Art des Kühlsystems sein, also aktiv (mit Lüfter) oder passiv, wobei diese idR. vom starken Luftstrom im System leben, z.B. bei Blade Systemen.
Bei "PCB" gehe ich eher davon aus ob es sich um ein klassisches Karten- oder Modul Design handeln würde.
"MBA" dürfte die Bezeichnung für AMDs eigenes Kartendesign sein, also „Made by AMD".
Für "CGVDI" (Market Segment) habe ich z.B. "Computer Graphic Virtual Device Interface" gefunden, was für mich nach einer Karte für virtualisierte Systeme klingt, also Server Hardware. Dazu passt dann auch das passive Kühlsystem.

 

[vinacis_vivids]

Navi48:
8MB L2 Cache
64MB L3 Cache
128kb L2 per CU

Navi31:
6MB L2 Cache
96MB L3 Cache
64kb L2 per CU

Navi5X AT0 XL
40MB L2 Cache!
265kb L2 per CU

Die Änderungen sind schon immens, quasi doppelt so viel Kapazität wie RDNA4 auf der Microebene. Eine Verfünffachung des L2 von 6MB/8MB auf 40MB L2.

Wahrscheinlich fällt der IF$ weg, weil der zuviel Fläche frisst und L2 Aufgrund der Nähe zu den CUs bessere Hitrates, niedrigere Zugriffszeiten schafft mit weniger Fläche (Kapazität).

64MB auf 40MB ist quasi ein 1,6 facher physischer shrink und die Vereinfachung der MeM Hierarchie Zugleich. Das macht die Treiberentwicklung einfacher, da eine Zwischenlayer wegfällt.

@sompe

GDDR7 teilt in quad channel für 8bit Signale ein und aus. Perfekt für 8bit (fp8 / int8) inference (AI-Upscaling, AI-Recontruction, AI-Frame Generation) statt GDDR6, welches auf zwei 16bit aufgeteilt wird pro 32bit controller.

Das 384bit GDDR7 Mem Controller kann somit in (384 / 32) * 4 CH = 48 * 8bit channels aufgeteilt werden. Da WMMA auch 8bit direkt mit 2048 Flop/Clock/CU angesprochen werden kann.

All You Need to Know About GDDR7

In this blog post, we explore everything you need to know about Graphics Double Data Rate, most commonly known as GDDR. Since its introduction in 2000,

www.rambus.com

"Furthermore, GDDR7 features four 8-bit channels per chip (compared to GDDR6’s two 16-bit channels), enhancing parallelism and reducing latency for real-time workloads."

Beim AT0 XL sicherlich ne massive Änderung in der MEM-Hierachie und Aufteilung in vier 8-bit channels statt zwei 16-bit channels wie bei RDNA4/RDNA3.

12 x 32bit phys = 48 x 8 bit memory channels bei Navi5X statt 12 x 32bit phys = 24 x 16 bit memory channels bei Navi31. Das bringt schon massive Vorteile bei fp8-inference, quasi eine Verdopplung bei der Verarbeitung von 8bit Datenquants. Also beide bei identischen 384bit Speicherinterface.

Der AT0 XL könnte theoretisch 24 channels mit 8bit schreiben und parallel dazu 24 channels mit 8bit lesen. Navi31 XTX ist beschränkt auf 12 channels 8bit (16bit GDDR6) schreiben und 12 channels 8bit (16bit GDDR6) lesen. Gleiches gilt ja auch für Navi48 mit 8 channels 8bit lesen und 8chanels 8bit schreiben parallel.


Theoretische Leistung fp8-inference:

Die CUs bei RDNA5 hätten bei fp8 deutlich mehr Durchschlagskraft als jetzt, was auch benötigt wird:
RDNA4 WMMA fp8-dense : 2048 x 3000Mhz x 64CU ~ 393 TOPs fp8-dense
RDNA5 WMMA fp8-dense : 2048 x 3300Mhz x 154CU ~ 1040 TOPs fp8-dense ~ 1 Petaflop fp8-dense

AT0 XL aka RX 10900 XTX 36GB verpricht als erste 1. Petaflop Karte mit 1040 Tflop/s fp8 (fp32 accumulate). Sie wäre damit +148% schneller als die RTX 5090 mit 419 Tflop/s fp8 (fp32 accumulate) oder +215% schneller als die RTX 4090 mit 330 Tflop/s fp8 (fp32 accumulate).

Zur theoretischen legacy fp32-Rasterleistung
RDNA5 fp32: 256 x 3300 x 154CU ~ 130 Tflop/s fp32 !
RDNA4 fp32: 256 x 3000 x 64CU ~ 49,1 Tflop/s fp32
RDNA3 fp32: 256 x 2700 x 96CU ~ 66,3 Tflop/s fp32

Die Blackwell GB202 aka RTX 5090 macht bei 2500Mhz ~ 256 x 2500 x 170SM ~ 108,8 Tflop/s fp32. Bei reinem native fp32-raster bleiben +20% für RDNA5 übrig ggü. Blackwell GB202, also sowas wie 8k native rendering, wo alles per fp32 gemacht wird. Bei neueren AI-Engines mit 8bit Nutzung dann mehr als doppelt so schnell wie die RTX 5090, theoretisch.

 

[sompe]

@vinacis_vivids
Sorry aber du hängst dich an Details auf die am Ende womöglich keine sind. Ob das Ding einen Infinity Cache besitzt oder nicht ist nämlich alles andere als klar denn würde er wie beim Navi 31 in Chiplets nit den Spechercontrollern landen taucht er natürlich nicht beim Hauptchip auf.,
Zudem hat die interne Organisation der Speicherchips wohl eher wenig mit der "CH" Geschichte zu tuen oder wie würdest du sonst erklären das andere Modelle trotz Nutzung des gleichen Speichers nur im 2CH Modus laufen sollen und das ausgerechnet die professionellen Modelle sein sollen? Offensichtlich hat das eher etwas mit der internen Organisation des Speichercontrollers selbst zu tuen oder dessen Anbindung an den Hauptchip.

Und noch zum Thema L2 vs. Infinity Cache, ein schnellerer Zwischenspeicher hat idR. eher das Problem das er (beim gleichen Fertigungsprozess) pro MB mehr Platz benötigt. Damit könnte der kleinere L2 gleich viel Platz wie der Infinity Cache fressen und hätte auch noch den Nachteil das dieser im teuren Fertigungsprozess vom Hauptchip gefertigt werden müßte. Der Infinity Cache kann wiederum wie bei Navi 31 in ausgelagerte Chiplets mit den Speichercontroller gefertigt werden was wiederum unterm Strich billiger sein kann.
Ich vermute da eher einen Schritt wie bei Nvidias Wechsel von der Ampere zur ADA Architektur wo der L2 Cache ebenfalls erheblich aufgeblasen wurde. Vielleicht wurde das angesichts des Entwicklungsfokus bei Desktop Spielen auf nvidia Hardware zum Problem und wurde deshalb so aufgepumpt? Das gleiche Spiel kann man natürlich auch im speicherlastigen Compute Bereich vermuten.
Es kann natürlich auch sein das sich Bei Navi 3 herausgestellt hatte das der L3 für das Chiplet Design zu oft zu klein war (die Auslagerung hat mit Sicherheit Latenzen gekostet), deshalb der Schnitt bei Navi 4 gemacht und Navi 5/UDNA1 genau hier aufgeblasen wurde. Möglich ist vieles.

Und so nebenbei, für die (theoretische) Bandbreite ist es irrelevant ob die Speicherchips mit 4x 8 Bit oder 2x 16 Bit angesprochen werden denn beides läuft auf die gleiche Bandbreite hinaus. Das hat lediglich Einfluss auf die effektive Bandbreite, also das was am Ende davon übrig bleibt, welche je nach Datenlage beim Ansprechverhalten variiert. Das ist am Ende also immer weniger als die theoretische Bandbreite.
Wenn die theoretische Bandbreite also rechnerisch bei max. 1728 GByte/s liegt, wie willst du dann auf deine 3456 GByte/s, also das Doppelte davon kommen?

 

[E555user]

Falls die Tabelle stimmen sollte, woran ich große Zweifel habe, wäre das sehr unterwältigend.

Der AT2 Chip wäre quasi ein Nachfolger von Navi48 mit gleicher Anzahl an CUs. Nur noch max 192bit SI dafür GDDR7 gleicht sich nahezu aus. Eine TDP knapp unter 300W, also kaum bessere Effizienz. Je nach Modell 12/15/18GB RAM, was im Vergleich zu den momentan herrschenden 16GB teils sogar ein Rückschritt ist. Einzig der größere L2 wäre eine gute Verbesserung, außer der IF Cache wird gestrichen.

Nein, ich denke das ist absolut im Rahmen was man angesichts der letzten Jahre für Mainstream-Gaming erwarten darf.

Dass AT2 ein N48 Nachfolger wird ist schon klar. Aber es hat in dieser Konfiguration trotz kleinerem SI dennoch 35% mehr Bandbreite. Der Chiptakt der CUs wird deutlich höher, sonst wär die TDP (3nm statt 4 bzw. 5nm) in den Planspielen kleiner. Was bei L1$ passiert ist ebenso offen. Ich denke man wird 20-30% mehr Leistung erhalten können. Spannend wird das womöglich ausgelagerte Frontend, mindestens für VCN, DisplayEngine und PCIe. Das übliche Spiel, dass die Leistung eine Modellreihe und Preislage weiter runter rutscht wird am Ende beibehalten werden können. Die 3GB Chips erlauben es AMD die Bestückung besser auf SKU Preislagen anzupassen, wird sich vermutlich ausgehen solange keine neue Konsolengeneration mit höheren Anforderungen kommt.

Es braucht fürs Gaming ohnehin momentan nicht wirklich mehr Leistung Für Käufer die das anders sehen soll es ja den AT0 XL fürs Gaming geben. Die grosse Lücke zwischen den Chipdesignes ist womöglich eher ein Zeichen dafür, dass man in 2027 kein Bedarf im "Low-High-End" sieht.

 

[E555user]

PS: Wenn man sich was wünschen dürfte wäre das ein Frontendchip mit stackable IF-Cache in 4nm der die Rendertargets hostet und zentralem Scheduler mehrere ATs anbinden kann. Da AMD für die IF-Caches ohnehin anfangen musste wichtige Assets in den Optimierungen zu markieren haben die ein System etabliert, das theoretisch in der Lage wäre die sensiblen Daten vorzuhalten, die für CUs bzw. SEs auf verschiedenen Chiplets sichtbar sein müssen. Ob sich das dann in bezahlbaren Cache-Grössen ausgeht wäre eine andere Frage. DX12 und Vulkan erlaubt da sicherlich mehr als was mit DualGPUs vor 10 Jahren mit fixer Renderpipeline noch versucht wurde.

 

[vinacis_vivids]

@sompe

Bandbreite GDDR7 4 Channels :



Es sind in der Tat 4 Channels a 10bit (8bit data + 2bit error correction) parallel bei GDDR7.

Beim Schreiben von 8bit Datenquants hätte AT 02 XT theoretisch CH.A + CH.B, also zwei channels. Parallel dazu CH.C + CH.D, also zwei channels fürs 8bit Lesen.
Mit 36GBps sind es dann 144GB/s pro Mem-Device mit 32bit Weite.
12 Devices bei 384bit (12 X 32bit Phy) = 1728 GB/s GDDR7 Bandbreite.

Wahrscheinlich werden 8bit Datenquants bei Navi5 mit dem 4CH (Quad-Channel) Mode deutlich effektiver ausgenutzt.

Sollte AT 02 XT im 4CH mode bidirektional 144GB/s schreiben CH.A/CH.B und parallel dazu CH.C/CH.D lesen können mit 144GB/s, dann kämen wir in diesem Modus kumuliert auf 288 GB/s pro 32bit phy-Mem device.
12 Devices (4CH Mode) a 288 GB/s sind 3456 GB/s für 8bit Datenquants. Oder anders ausgedrückt : 1728GB/s Schreiben plus 1728GB/s Lesen parallel bei 8bit Datenquants.

 

[vinacis_vivids]

Navi 21XL : 2,2Ghz
L2$ ~4,6 TB/s
L3$ ~2,3 TB/s
GDDR6: 512GB/s
Effektive Bandbreite (LLC+GDDR): ~2,0 TB/s



Navi N31XT/XTX : 2,6Ghz
L3$ ~3,4 TB/s
GDDR6: 840-960GB/s
Effektive Bandbreite (LLC+GDDR): ~2,9-3,5 TB/s

AMD Radeon RX 7900XTX and RX 7900XT Review - One giant step forward and one step sideways | igor´sLAB

The time has finally come and after a lot of theory and unboxing in the run-up, we can finally test what the new Radeon RX 7900XTX and RX 7900XT can really do and where there might even be further…

www.igorslab.de

"However, AMD also specifies an “effective” bandwidth of 3.5 TB/s for the RX 7900XTX and 2.9 TB/s for the RX 7900XT. "


Navi 48XTX : 3,2Ghz
L2$ ~10 TB/s
L3$ ~4,5 TB/s
GDDR6: 640GB/s
Effektive Bandbreite (LLC+GDDR): ~5,1 TB/s ?

RDNA 4 - Architecture for the Modern Era

www.sapphirenation.net

"To compare, the RX 6900 XT had around 2.3 TB/s of bandwidth on its monstrous Infinity Cache, and around 4.6 TB/s on its L2 cache. Even to this day this is quite decent. The RX 7900 XTX has vast bandwidth too – around 3.4 TB/s on its own 2nd generation Infinity Cache. The NITRO+ RX 9070 XT is clocking in at 10 TB/s of L2 cache, and 4.5 TB/s on its last level Infinity Cache. Remember that it also has improvements to the command processor which means better prediction of needed data and better cache utilization."

AT02 XT :
L2$ ~ ?? TB/s Bandbreite
GDDR7 : 1728 GB/s (4CH 3456 GB/s)
Effektive Bandbreite: mind 12,7 TB/s

Bei Navi5X haben wir ~3,6Ghz L2 Cache Takt und mind 11 TB/s Bandbreite. Also 11 + 1, 7 ~ 12,7 TB/s effektiktive Bandbreite.

12,7 : 5,1 ~ +150% mehr Effektive Bandbreite ist zu erwarten. Der neue AT02 XT wird voraussichtlich mehr als doppelt so schnell sein wie der Navi48 XTX.

 

[E555user]

Ich denke man sollte beim Vergleichen von Generationen der Architektur bei solchen Angaben immer in der gleichen Chipklasse bleiben. Also N48 mit N32 vergleichen sonst wird es unübersichtlich.
Die Marketing-Bandbreiten um hochgerechnete Hit–Rates auf gesamt GB/s sind technisch irrelevant. Die Hit-Rate ist je Anwendungszweck (z.B. Auflösung) sehr unterschiedlich.
Ein Cache hat eigentlich auch keine Bandbreite sondern ist Clock-Synchron mit den CUs. Es kommt auf die Latenz in Clocks an, Art und Grösse.
Ich glaube das besondere am IF-Cache war zumindest bei N31, dass der hinter dem Fabric in der anderen Clock-Domain vom Speichercontroller arbeitet. Deshalb war AMDs Marketing nicht so ganz absurd.
Man merkt aber deutlich dass der IF Cache bei N48 für 4k zu klein ist und die Leistung ob der plötzlich verschwundenen Bandbreite durch zu niedrige Hit-Rate leidet. Sowohl im Vergleich mit N21/ N31 als auch zur Konkurrenz knickt die Leistung deutlicher ein.