AMD RDNA2 vs Nvidia Ampere

[BavarianRealist]

Dass 7nm lange knapp bleiben und 5nm für GPUs wohl bis Ende 2022 zu teuer bleiben dürfte, sollte inzwischen AMD bekannt sein. Wenn es einen Rembrandt in N6 (ist auch ein Derivat von 7nm) geben soll, muss AMD dafür alle Elemente auf N6 portieren, sodass man wohl als erster Pipecleaner mit einer GPU dafür beginnen dürfte.

Und seit einiger Zeit (AMD dürfte hier ganz vorne dran sein, da sie ja mit den Consolen-Herstellern kommunizieren, die selbst viel GDDR brauchen) dürfte AMD auch erkannte haben, dass GDDR6 (Ram ingesamt!) nicht nur nicht mehr billiger, sondern womöglich unerwartet teuer werden könne, sodass der Einsatz von HBM wieder interessanter wird.

Könnte AMD aus dieser Not eine Tugend gemacht haben und hierfür ein bisher eher nicht geplantes Produkt womöglich nun doch schnell umzusetzten, und zwar eine schnelle Stopgap-"Weiterentwicklung" von Navi21 entwickeln, der genau all diese Probleme auf einfache und naheliegende Weise adressiert, und zwar:
- N6-Prozess spart 15% Diesize und sollte aufgrund von EUV etwas günstiger werden bzw. dürfte für AMDs Mainstream Produkte im Bereich APU und GPUs ein long-lasting-process werden, da hierfür N5 aus Kostengründen vor 2023 kaum in Frage kommen dürfte
- eine reine Highend-GPU mit HBM könnte auf den GDDR6-Controller und den großen L3 komplett komplett verzichten => spart viel Diesize!
- dafür ein paar CUs mehr, z.B. 96 oder gleich noch mehr?
=> eine solche GPU mit nur 96 CU dürfte mit kaum mehr als 400mm² in N6 möglich werden und mit etwas Optimierung dann womöglich sogar für 2,5Ghz sein...

Evtl. im Sommer 2021?

 

[sompe]

Aber hat man nicht den großen 128MB-L3 eingebaut, um weniger von der Ram-Anbindung anhängig zu sein. Oder bringt das trotzdem etwas, bzw. bringt 16GB HBM doch einen Spurng gegenüber GDDR6

Für den Zocker Einsatz dürfte es relativ egal sein aber für den Compute Einsatz könnte der HBM Einsatz durchaus was bringen weil dafür die Kapazität vom Cache vermutlich nicht ausreicht und dann in der Bandbreite des GDDR6 Speichers hängen bleibt.

 

[BavarianRealist]

Das "neue" GPU-Chiplet-Patent, über das an versiedenen Stellen gesprochen wird, halte ich in dieser Form für die kommenden Jahre für nicht so interessant, weil:
- der 5nm-Prozess wird sehr, sehr teuer und das auch erst mal bleiben, d.h. wenn er für GPUs interessant werden soll, muss alles aus dem 5nm-GPU-Chiplet raus, was nicht sinnvoll mit shinkt, und das sind SRAM und vor allem alle Ram-Controller => ein Chiplet-Design nach dem Patent dürfte daher meines Erachtens eher für ältere, billigere Prozesse interessant werden, um die Diesize nicht explodieren zu lassen
- je kleiner und teurer die Prozesse werden, desto interessanter wird der Ansatz, wie ihn AMD bei den Zen-Chiplets verfolgt: nur die Core-Komponenten, die vom kleineren Prozess profitieren (höhere Takte, weniger Energie-Verbrauch) im Highend-Prozess, und den Rest (vor allem Cache und Controller aller Art) auf ein I/O-Chiplet auslagern
- die Trennung von Cores in Chiplets und den Rest auf ein I/O-Chiplet dürfte auch schon deshalb interessant werden, weil AMD dann für die performance- und Energie-sensiblen Core-Elemente die teuren Prozesse auch in anderen Massen-Produkten (APUs!) eher nutzen kann, ohne zu hohe Kosten zu haben und ohne zu abhängig von teuren und begrenzt verfügbaren Highend-Prozessen zu sein: es dürfte für ein I/O-Chiplet weniger problematisch sein, auf welchem älteren Prozesse er ensteht, sodass man auch GF und Samsung leichter einbinden kann
- last but not least: eine solche Trennung erspart extrem viel Design-Aufwand und -Kosten, weil erst mal nur die CPU/GPU-Cores auf den neuen Highend-Prozess portiert werden müssen, womit zuletzt auch noch time-to-market deutlich verbessert wird

 

[E555user]

Eigentlich ist doch der Proof of Concept beim Die Shrink, dass der Fertiger funktionierenden SRAM vorstellt und dieser dann in den neuen Chipdesigns entsprechend verwendet/optimiert wird.
Ob nun ein gemeinsamer LLC auf Chiplets verteilt wird oder in einen zentralen IO wandert hatte AMD bislang immer als On-Chiplets beantwortet. Der HBM-Cache von Vega war da die Ausnahme.
Gerade weil ein Prozess teuer oder in grossen Flächen den Takt nicht bietet macht man Chiplets, damit der Yield maximiert werden kann und das Risiko sinkt, dafür nimmt man dann die zus. Latenzen in Kauf.

Unterschiedliche Fertigungsgrössen sind nur ein weiterer Bonus, das hat Zen1 vs Zen2 gezeigt. Alles spricht eher dafür, dass AMD wie bei Zen1 auf 4 vollwertige Chiplets setzt und IO Dies später kommen so lange man auf 7nm+ setzt. Wenn man mit CUs auf 5nm baut könnte ein Zen2 Modell mit IO Die vom 7nm Design kopiert interessanter werden.

 

[pipin]

Und es gibt die Gerüchte einer 6900 XTXH... evtl. eine Version mit HBM-Speicher? Wenn jetzt GDDR6 knapp und teuer wird, dürfte eine HBM-Lösung interessanter werden.

Eventuell ist das ja nur eine Profikarte.

Man muss ja jetzt sehen, wie AMD das weiter segmentiert. Wobei die CNDA-Lösungen da ja praktisch außer Konkurrenz laufen.

 

[Berniyh]

Navi 24 könnte theoretisch ein Navi 21 mit HBM sein, aber der Chip dürfte noch mind. ein halbes Jahr entfernt sein.
Und ehrlich gesagt schätze ich eher, dass sich Navi 24 im Low-End ansiedelt.

 

[sompe]

- der 5nm-Prozess wird sehr, sehr teuer und das auch erst mal bleiben, d.h. wenn er für GPUs interessant werden soll, muss alles aus dem 5nm-GPU-Chiplet raus, was nicht sinnvoll mit shinkt, und das sind SRAM und vor allem alle Ram-Controller => ein Chiplet-Design nach dem Patent dürfte daher meines Erachtens eher für ältere, billigere Prozesse interessant werden, um die Diesize nicht explodieren zu lassen

Genau anders herum wird ein Schuh draus. Gerade wenn der Prozess neu und teuer ist ist ein solches Chiplet Design dafür interessant.
Mit kleineren DIE läßt sich die Wafer Fläche besser nutzen als mit einem großen Chip, sie haben idR. an sich schon eine bessere Ausbeute (es ist einfach weniger da was kaputt gehen kann) und mit vielen Kleinen ließe sich eine große GPU zusammensetzen die so als single Chip noch nicht einmal sinnvoll produzierbar wäre. Ein weiterer Punkt wäre der flexiblere Einsatz denn man könnte alle Leistungsklassen mit einem Chip abdecken und man müßte die Produktionskapazitäten nicht auf die verschiedenen Chip Größen aufteilen.
Weniger Verschnitt, bessere Ausbeute und auch noch ein flexiblerer Einsatzbereich. 3 Gründe mit denen sich die Kosten senken lassen. Des weiteren dürfte SRAM Speicher geradezu ideal für einen Shrink sein. Mit einer geringen Überkapazität und einem redundanten Aufbau könnte man defekte und überschüssige Speicherzellen einfach abschalten.