News AMD Threadripper ist nur ZP-B1 somit kein teildeaktivierter EPYC (ZP-B2)

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Ausgehend der Bilder eines geöffneten Threadripper Samples gingen einige davon aus, dass der kommende AMD Threadripper ein teildeaktivierter EPYC ist und somit auch im neuen Stepping ZP-B2 kommen wird. Leider ist Threadripper ausgehend der OPN nur mit Zeppelin-Dies des Steppings ZP-B1 bestückt.
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Zuletzt bearbeitet:
Darin würde ich keinen abschließenden Beweis sehen. Wenn es danach geht, hätte es zum Beispiel niemals Athlon II X3/X4 mit RB-C2 und RB-C3 Stepping geben dürfen, aber sie wurden in freier Wildbahn angetroffen, obwohl es gemäß der von AMD veröffentlichten Dokumentation der Family 10h nur Athlon II X3/X4 mit dem Stepping BL-C2 und BL-C3 geben dürfte. Anhand der OPN und der CPUID war dieser Umstand nicht zu erkennen. Beim Threadripper kann es sich genauso verhalten, dass man ein anderes Stepping als ZP-B1 verkauft bekommt, wenn daraus keine Nachteile für den Kunden entstehen.

Fazit: AMD nimmt es mit den eigenen Konventionen nie so genau wie Intel und schnürt manchmal nette Überraschungstüten zusammen.
 
Ist das nicht etwas vorschnell geschlußfolgert? Ich meine das ES kann ja noch ein früheres Stepping enthalten haben und mittlerweile haben alle das aktualisierte Stepping.
Warum sollte man 2 verschiedene Steppings weiter produzieren - eines für EPYC und eines für TR?
Welches Stepping war denn in den ersten Naples ES verbaut?
 
Die ersten EPYC waren erst ZP-B0 und danach ZP-B2...
 
Sehe ich das richtig? Der 1900X hat einen Kern und 16 Threads? ;)
 
nee da war ein kleiner Fehler - 8 Cores / 16 Threads ...
 
Das habe ich gehofft :)

--- Update ---

Bin mal gespannt wie sich die beiden 1900 und 1900X im direkten Vergleich mit 1700/1700X/1800X schlagen werden. Die Taktraten werden sicher auf sehr ähnlichem Niveau sein. Die unterscheiden sich ja "nur" durch die Anzahl an Lanes und durch Dual Channel vs. Quad Channel. Hab ich was vergessen?

Ideale Vorraussetzungen um nochmal brandaktuell aufzuzeigen ob Quad Channel lohnenswert ist oder nicht.
 
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Ist das nicht etwas vorschnell geschlußfolgert? Ich meine das ES kann ja noch ein früheres Stepping enthalten haben und mittlerweile haben alle das aktualisierte Stepping.
Warum sollte man 2 verschiedene Steppings weiter produzieren - eines für EPYC und eines für TR?
Welches Stepping war denn in den ersten Naples ES verbaut?

Schon vor ein paar Wochen las ich mal in nem Forum die Behauptung, dass B1 und B2 vom Prozess her eigentlich identisch seien, der unterschied läge angeblich nur in der Aktivierung der internen VRMs. Für die Serverprozessoren braucht man die um das letzte Quäntchen Energie einzusparen .. bei nem Desktop-Highendprozessor mit weniger Kernen dagegen nicht. Würde damit erklären, wieso TR als "B1" klassifiziert wird.
 
Ja das habe ich auch gelesen mit den ativen/deaktivierten LDOs. Und du meinst dass das anhand von einer Stepping Bezeichnung unterschieden wird?
The Stilt hatte da etwas geschrieben https://forums.anandtech.com/threads/ryzen-strictly-technical.2500572/page-2#post-38771042
As I said in the OP, dLDOs for the main blocks (cores, caches, data fabric) are NOT used in consumer Zeppelin parts. ZP-A0c was the last version which had them enabled. They are permanently disabled with a fuse config on retail consumer (i.e. ZP-B1 parts).
The only reason Zeppelin features dLDOs in the first place is because it is a server design.
IMHO wäre das ungewöhnlich dafür B1/B2 zu nutzen.

Edit: Würde allerdings den Systembuildern signalisieren welches Stepping in welchen Sockel gehört - das würde allerdings auch die Wahrscheinlichkeit erhöhen, dass die Sockel tatsächlich kompatibel sind, denn wozu sonst diese Unterscheidung? Somit könnte man einfach den Boot verhindern sobald ein TR in einem EPYC Board verbaut wird. Adersherum aber den EPYC auch in den SP3v2 Sockel zulassen.
 
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Das müsste ein mutiger Genosse mal ausprobieren, ob das funktioniert.

Wäre durchaus nicht auszuschließen, dass das im Prinzip funktioniert. Aber genau wird mans nur wissen, wenn mans macht...
 
Intel hat ja auch XEONs in den 2011 Sockel gelassen.
 
Sowas sollte ja auch keine großartige Delle im Umsatz bewirken, denn Server-CPUs in Consumerbvoards unterzubringen ist keine billige Angelegenheit. Und umgekehrt, also Consumer-CPUs auf gut Glück und eigenes Risiko in Serverboards zu verbauen macht keiner, dafür haben die Pros viel zu viel Bammel. Wenn es also nicht gehen sollte, dann hat es technische Gründe. Oder jemand beim Boardhersteller war schlicht zu faul, die Parameter bestimmter CPU komplett ins BIOS zu übernehmen.

Die unterschiedlichen Stepping sind jedenfalls sicherlich nur eine vorübergehende Erscheinung, es gibt ja keinen Grund, ältere Revisionen weiterzubauen, wenn die neuere läuft. Also müßten die alten bald abverkauft sein. Momentan sieht es ja auch nicht aus, als würde AMD großartige Lagerbestände anhäufen, es verkauft sich ja alles mehr als gut.
 
So, ich spinne jetzt mal richtig:

[SPINNEREI]
AMD hat viele EPYC mit ZP-B1 produziert, aber dann einen Fehler gefunden, der für Threadripper nicht relevant ist.

Und nun werden die EPYC als Threadripper verkauft.
[/SPINNEREI]
 
IMHO wäre das ungewöhnlich dafür B1/B2 zu nutzen.
Wieso? Steppings bedingen unterschiedliche BIOS-Behandlungsroutinen, bei aktiven/deaktivierten LDOs wäre das genauso.
Einziger Unterschied wäre der, dass man das so von vorne herein geplant hat, aber das ist eher Vor- denn Nachteil.

Für die Geschichte spricht auch die relativ schnelle Verfügbarkeit eines neuen Steppings, im Normalfall geht das nicht so zügig.
Ob nun Epycs im TR-Sockel laufen würden käme dann auch auf die LDO-Behandlung an. Möglicherweise kennen die TR-Boards die gar nicht. Viel Sinn machen würde es aber eh nicht, es fehlen ja 4 Speicherkanäle. Für 32 Kerne/64 Threads sollte man die schon haben.
 
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