News AMD zeigt Details zu gestapelten 3D-Chiplets in einem Video
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- 3d-stacking l3-cache
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Völlig überraschend hatte AMD-CEO Dr. Lisa Su im Rahmen einer Computex-2021-Keynote kürzlich einen Prozessor-Prototypen gezeigt, der mit gestapeltem (“stacked”) L3-Cache aufwartete. Auf seinem YouTube-Kanal hat AMD inzwischen ein Video veröffentlicht, das auf amüsante Weise ein paar weitere Details verrät, wie man das technisch bewerkstelligt hat.
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E555user
Grand Admiral Special
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Die relevanten Fakten, die ich herausgehört habe: Ein Tausendstel der Signalwege verglichen mit 2.5D Stacking und 95% der Chiplet-Höhe wird beim Die abgenommen, damit der andere Die aufgebracht werden kann.
Verwunderlich ist für mich, dass sie im Beispiel die Höhe beim Core-Chiplet reduziert haben und nicht die des Cache-Chiplet. Die Animationen haben den umgekehrten Fall dargestellt.
Verwunderlich ist für mich, dass sie im Beispiel die Höhe beim Core-Chiplet reduziert haben und nicht die des Cache-Chiplet. Die Animationen haben den umgekehrten Fall dargestellt.
Schon richtig gesehen der Core Chiplet wird komplett abgeschliffen und dann 2 Pads und der Cache aufgelegt. Ich hab da meine Bedenken bei den 20 µm wie bruchsicher das noch ist. Bei Intel hatten sie bei Gen8 oder Gen9 einen dünnen Die der das aufschrauben des Kühlers oder bei Transport brach.
Bin gespannt ob so etwas auftritt.
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E555user
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Im Ergebnis wird der Core-Chiplet mit den aktiven Layern direkt auf den Träger gelegt und darüber liegt dann Layer-on-Layer mit dem 20 µm Abstand der V-Cache, der ein Silizium Dach als stabilisierende Struktur anbietet und wo kein Cache ist werden Silizium Spacer dazugeklebt, das Dach wird dann mit dem Heatspreader verlötet?
Im Video wird es so gezeigt das Material von Core Chiplet abgenommen wird. 95% vom Die. Der V-Cache dann ohne irgendwelche Lagen einfach daraufgelegt. Der Die ist so aufgebaut das die Leitungen über das auflegen des V-Cache verbunden werden, quasi angeschlossen wird. So wie ich das verstanden habe.
Ich denke dass das Core Die von der Bearbeitung her dem des Interposers bei Fiji und Co. ähneln wird, allerdings wegen der komplexen Logik mit einer deutlich höheren Präzision. Hier dürften auch die inzwischen gewonnenen Erfahrungen beim Thema Layer aus dem Speicherbereich hilfreich sein denn dort müßte für den Aufbau jedes Layers die Grundfläche für den Transistoraufbau ebenfalls extrem plan geschliffen werden um die erforderliche Planarität zu erhalten.
Man fängt auf dem Wafer mit den durchreichenden Verdrahtungsebenen an, baut für den Core Bereich eine ausreichend dicke Siliziumschicht auf die wieder extrem planarisiert werden muss bevor man mit der Transistorebene anfangen kann und von dort an den Chip wieder traditionell mit all seinen Verdrahtungsebenen aufbauen kann.
Am Ende wird dann der Wafer umgedreht und der Wafer bis zu den Durchkontaktierungen abgeschliffen. Die Frage für mich wäre hier allerdings in wieweit die Durchkontaktierungen in den Wafer Rohling reingeätzt werden um Bearbeitungssschritte/-zeiten beim Abschleifen zu sparen.
Die Spacer auf dem Core Bereichen dürften allerdings nicht nur für die Bruchfestigkeit sondern auch für die Wärmeverteilung wichtig sein, Stichwort Hotspots. Mich würde allerdings mal interessieren wie die Spacer vor allem wegen dem Wärmetransport mit dem Core Die verbunden werden.
Wenn das Ganze dann am Ende wie bisher mit dem Deckel verlötet und damit fest verbunden wird müßten sich auch die punktuelle mechanische Belastung in Grenzen halten.
