AMD Zen - 14nm, 8 Kerne, 95W TDP & DDR4?

[WindHund]

There is more

Anhang anzeigen 32395

It Looks like animal !
Is a unit similar to a modul?
Does it mean 4 cores with 6 Pipelines each in one modul?

Meine Güte, wenn da nur ein Teil davon stimmt, kann man schon euphorisch werden.

 

[insider2015]

A unit is just four full cores tied together with shared L3.

 

[hoschi_tux]

Is XOP in Zen already missing?

 

[insider2015]

Yes.

 

[WindHund]

A unit is just four full cores tied together with shared L3.

Ok, so it should be possible to combined 2 untis on one interposer or a greenland iGPU.
Did you also know something more about the GMI (Global Memory Interface) ?

Yes.

But AVX2 is present, which contains or replace XOP?

 

[RedBaron]

Hi insider2015,
what´s the source of your information ?
Is there a reference to validate the information ?

best regards
RedBaron

 

[insider2015]

Yes, AVX2 is present

btw, Zen won't be the only topic. They'll also cover carrizo, seattle and maybe even GPUs.


Frankly, I can't name my source. Sorry

 

[Opteron]

Is XOP in Zen already missing?

But AVX2 is present, which contains or replace XOP?

Habt ihr vielleicht das übersehen:
http://www.planet3dnow.de/cms/14479-zen-zeigt-sich-in-compiler-quellcode/
?

 

[hoschi_tux]

Übersehen nicht, aber nochmal nachfragen schadet ja nicht

 

[WindHund]

@Opteron
Nein!
Wollte nur sicher gehen, ob sich das mit den Compiler Flags lösen lässt.
Also mit AVX2 das Programm schreiben und der Compiler löst XOP für die FX heraus (umwandeln)

 

[BoMbY]

Denke wir müssen bis morgen warten, um zu sehen wie es mit einer GPU verbunden wird? (Guess we'll have to wait until tomorrow, to see how it connects with a GPU?)

OT:

Ein paar Fiji XT Folien wären nett ... (Some Fiji XT slides would be nice ... )

 

[RedBaron]

Hi

Frankly, I can't name my source. Sorry

Ok, i understand, it was worth a try

btw, Zen won't be the only topic. They'll also cover carrizo, seattle and maybe even GPUs.

Is it possible to explain that in more detail?

best regards
RedBaron

 

[Complicated]

Also vom Cache her sähe es auf jeden Fall gut aus, und ja sieht für mich auch immer mehr nach einem Kätzchen aus. Vielleicht wäre "Tiger" eine bessere Bezeichnung?

Nein ich meinte nicht die Kerne selber, sondern die Gruppierung der 4 Kerne und das verbinden mittels Interconnect.

@insider2015
Will we see the same Interconnects used by Zen connecting the two Fiji GPUs with HBM to assemble the upcoming R9 395X2 VR?

 

[RedBaron]

@ Complicated :

Will we see the same Interconnects used bei Zen connecting the two Fiji GPUs with HBM to assemble the upcoming R9 395X2 VR?

Meinst du damit eine mögliche Verbindung zwischen verschiedenen Dice wie z.B. CPU und GPU ? ( Do you mean a possible link between different Dice such as CPU and GPU? )

 

[Casi030]

Meinst du damit eine mögliche Verbindung zwischen verschiedenen Dice wie z.B. CPU und GPU ? ( Do you mean a possible link between different Dice such as CPU and GPU? )

Damit kann man Leben

 

[WindHund]

Possible Interconnects: http://www.fudzilla.com/news/processors/37494-amd-x86-16-core-zen-apu-detailed
GMI:

GMI stands for Global Memory interconnect and this is the interface between Zen die and Greenland die, or between two chips on the same multi-chip module package.

We will rock you!

 

[Complicated]

Yep, das meinte ich. Da AMD die Interposer-Technik mit HBM sowieso einführt und dem 2.5D Satcking, da liegt es nahe, dass der verwendete Interconnect auch für die 2 GPUs+HBM und eben auch für das Clustering der Zen-Modue verwendet wird.

Hier im Prognosethread war es mal thematisiert:
http://www.planet3dnow.de/vbulletin...ffen-koennte?p=4994712&viewfull=1#post4994712

Ich bin hier auf eine Keynote gestoßen zu HBM aus dem Dezember 2013:
http://www.microarch.org/micro46/files/keynote1.pdf

Offenbar steckt hinter AMDs HBM/Die Stacking Strategie weit mehr als nur hohe Speicherbandbreite. Ich war etwas überrascht zu lesen, dass AMD nach der völligen Integration aller Komponenten eigentlich plant sämtliche IP modular zu machen und tatsächlich auch APUs auf Interposer plant. Die Argumente dafür leuchten allerdings auch ein:

Anhang anzeigen 32189Anhang anzeigen 32190Anhang anzeigen 32191

Demnach sind die Kosten in der Fertigung durch die steigende Anzahl an Masken deutlich teurer und zudem müssen immer mehr unterschiedliche Schaltungen in dem selben Prozess hergestellt werden. Offensichtlich sind die Experimente mit den gemeinsamen Transistoren für CPU und GPU da schon länger an ein Limit gelangt, das durch die Verwendung von Interposern überwunden werden soll. damit würde AMD seine IP noch leichter zugänglich machen und die Yieldraten für die einzelnen Element verbessern. Also Fusion ist out und lang lebe HSA? Scheint es hatte doch tiefere Gründe für die Umbenennung.

"Die Partitioning" nennen sie es.

Zen the first with Die Partitioning?

 

[WindHund]

@Complicated
Vergleich mal den englischen WiKi eintrag mit dem deutschen: http://en.wikipedia.org/wiki/Simultaneous_multithreading
Evt. fehlt das was im Germany Translation:

Interleaved multithreading: Interleaved issue of multiple instructions from different threads, also referred to as temporal multithreading. It can be further divided into fine-grain multithreading or coarse-grain multithreading depending on the frequency of interleaved issues. Fine-grain multithreading—such as in a barrel processor—issues instructions for different threads after every cycle, while coarse-grain multithreading only switches to issue instructions from another thread when the current executing thread causes some long latency events (like page fault etc.). Coarse-grain multithreading is more common for less context switch between threads. For example, Intel's Montecito processor uses coarse-grain multithreading, while Sun's UltraSPARC T1 uses fine-grain multithreading. For those processors that have only one pipeline per core, interleaved multithreading is the only possible way, because it can issue at most one instruction per cycle.
Simultaneous multithreading (SMT): Issue multiple instructions from multiple threads in one cycle. The processor must be superscalar to do so.
Chip-level multiprocessing (CMP or multicore): integrates two or more processors into one chip, each executing threads independently.
Any combination of multithreaded/SMT/CMP.

1:1 copy please!

 

[RedBaron]

Wird die ganze Multichip/Modul-Interposer Konstruktion nicht relativ teuer ?
Oder wäre ein möglicher einzelner umfangreicher Chip mit ZEN-CPU Units/Cores
und einer äquivalenten Rechenleistung noch teurer ?

 

[WindHund]

@RedBaron
Ja, das wird teuer aber die Masse wird es nehmen, ob sie wollen oder nicht, aka FX-9590E !
Ein Zen Chip ist auf jeden Fall "4-issue" scale able.

 

[Opteron]

Wird die ganze Multichip/Modul-Interposer Konstruktion nicht relativ teuer ?
Oder wäre ein möglicher einzelner umfangreicher Chip mit ZEN-CPU Units/Cores
und einer äquivalenten Rechenleistung noch teurer ?

Wieso sollte es? Teuer sind die Masken (deshalb bieten sich möglich wenig unterschiedliche Dies an) und schlechte Yields bei großen Dies.
Intel fertigt ihre Dickschiff-Xeons z.B. nie im modernsten Prozess.

@Windhund:
Öh was meinst Du mit "umwandeln"? Wenn Du direkt AVX2-Assembler-Befehle verwendest wird da nichts umgewandelt, die werden nur 1:1 durchgereicht.
Normaler C-(oder sonstwas)-Code wird halt je nach Compilerflags in AVX, XOP etc. pp. übersetzt - wenns denn der Compiler anbietet.
So ein MCM ist dagegen billig zu haben, quasi nur ein Stückchen Leiterbahn.

Was mir an der letzten Folie sauer aufstößt:

"All-inclusive caches"

Das hieße, dass 2 MB der 8 MB L3 schon mal für die Katz wären, für den Servereinsatz könnte ein weiteres Megabyte für nen Directorycache draufgehen ... bleiben effektiv nur noch 5 MB L3 übrig - für 4 Kerne & 8 Threads wäre das nicht gerade üppig.

Also ich geb mal die Unke und bleib weiterhin skeptisch.

 

[Complicated]

In dem Zitat sind die Folien nicht zu sehen daher nochmal:
Anhang anzeigen 32189 Anhang anzeigen 32190 Anhang anzeigen 32191

Die erste zeigt den Kostenverlauf der Fertigungsgrößen. Was vor 5 Jahren noch als teuer galt kann heute das rettende günstigste Prozedere sein.

--- Update ---

Was mir an der letzten Folie sauer aufstößt:

"All-inclusive caches"

Das hieße, dass 2 MB der 8 MB L3 schon mal für die Katz wären, für den Servereinsatz könnte ein weiteres Megabyte für nen Directorycache draufgehen ... bleiben effektiv nur noch 5 MB L3 übrig - für 4 Kerne & 8 Threads wäre das nicht gerade üppig.

Also ich geb mal die Unke und bleib weiterhin skeptisch.

Ja das ist mir auch aufgefallen als erstes. Doch dann dachte ich, dass AMD schließlich die IPC erhöhen will und nicht den Durchsatz. Ich könnte mir denken, dass alle durchsatzkritischen SKUs mit HBM ausgestattet sein werden oder eben als APU sogar einen deutlich höheren Durchsatz erzielen können. Da wird der L3 Cache vielleicht gar nicht so eine kritische Komponente in Serverumgebungen sein da der Workload deutlich öfter über die GPU geht.

@Windhund
Das mit dem Wikipedia Eintrag habe ich jetzt überhaut nicht verstanden. Was wolltest du mir damit sagen?

 

[Novasun]

Jetzt habe ich noch mal eine "dumme" Frage. Wie ist der Fahrplan - bis diese Infos offiziell werden. Kurz wann wird denn damit gerechnet, dass Zen offiziell der Welt vorgestellt wird?

 

[amdfanuwe]

Diese Infos eventuell schon am 6. Mai.
Mit ersten ZEN Chips rechne ich aber nicht vor Q2/3 2016.

 

[isigrim]

Nach den Bildern endet das NDA am 6. Mai

edit: Oh, das war gleichzeitig.