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AMD - Zen 3 - 7 nm / 6 nm - Vermeer, Cezanne, Warhol, Rembrandt, Dragon Point
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LOL.eight-core Ryzen 5 5600X
Außerdem wird bei Tom's Hardware der L2-Cache dem L3-Cache zugeschlagen
BavarianRealist
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Wow, das hat mich schon sehr überrascht, dass der Einzug des 3D-Stackings von Cache-Dice jetzt so schnell gehen soll. Dass AMD darin die Zukunft sieht und bereits auf dem Weg ist, diese Vermutung drängte mir bereits der Ansatz mit dem Infinity-Cache der GPUs auf: diese großen L3 sind zwar aktuell im gleichen GPU-Die fast untragbar teuer, aber es ist halt als Zwischenschritt nötig, um die Technologie großer L3-Caches in den GPUs (und wohl jetzt auch CPUs) einzuführen. Für mich heißt das klar: RDNA3 dürfte durchwegs so aufgebaut sein: sehr kleine 5nm-GPU-Dice jeweils mit einem L3-Chiplet oben drauf. Damit wird das teure 5nm-Die sehr klein und durch den sehr großen L3 wird zudem dann die Abhängigkeit von der Speicheranbindung generell kleiner, sodass auch die RDNA3-GPUs dann I/O-Dice in alten Prozessen (12nm oder gar 22nm-SOI?) nutzen dürften.
Dieses Konzept gefällt mir:
- der große L3 steigert die Leistung von Anwendungen, die eine gute Speicheranbindung benötigen, welche immer schwieriger zu realisieren ist
- die Auslagerung des L3 in ein eigenes Die reduziert die Die-Größe der teuren Core-Chiplets (Zen4- bzw. RDNA3-Chiplets in 5nm): das reduziert Kosten indem es die Anzahl nötiger Highend-Wafer (5nm und vor allem dann 3nm!) reduziert, womit AMD auch noch etwas unabhängiger von TSMC wird, weil es ihnen dann weniger weh tut, wenn sie plötzlich teuer einkaufen müssten
- das Chiplet-Konzept ist mega-flexibel: es ermöglicht neue Kombinationen, z.B. Highend-APUs ganz ohne eigenes Die, indem ein RDNA3-Chiplet und ein (oder zwei?) Zen4-Chiplets zusammen genutzt werden, ebenso können Chiplets verschiedener Prozess-Generationen komibinert werden: 5nm mit 7nm
- die I/O-Chiplets als auch die L3-Cache-Chiplets sind damit weit weniger von Highend-Prozessen abhängig und können somit auch "irgendwo" produziert werden: man denke z.B. hier vor allem an dDRAM-Cache auf Basis von SOI (das gezeigte Chiplet hat übrigens 64MB auf selbiger Fläche, auf der das darunter liegend Zen3-Chiplet nur 32 MB hat, ist das bereits eDRAM in 14nm-SOI von GF?)
@I/O-Dice:
Insbesondere auf die I/O-Dice dürfte der Ansatz mit den Infinity-Caches die größte Auswirkung haben: diese I/O-Dice haben so viel Kontakte, sodass diese durchwegs Pad-limited sein dürften und sie womöglich sogar in 12nm bereits über Leerräure verfügen. Dichtere Prozesse wären dann pure Verschwendung. Die großen L3-Infinite-Caches helfen hier, dass die Speicheranbindung nicht mehr so empfindlich bezüglich Bandbreite und Latency ist. Somit kann die Speicheranbindung dann wie bei den Grakas auch sonst einfacher ausfallen und vor allem das I/O-Die weiterhin auf billigen Prozessen gefertigt werden, sodass ich sehr daran zweifle, dass AMD für die kommenden I/O-Dice dichtere Prozesse als den 12nm von GF verwenden wird. Auch für das Ganze Video-I/O sollte 12nm reichen. Sollte das kommende I/O-Die für AM5 (welches wohl um die 2000 Kontakte haben dürfte) schon Leerraum haben, bietet es sich doch an, hier bereits alle Komponenten für Video-I/O unterzubringen...
Dieses Konzept gefällt mir:
- der große L3 steigert die Leistung von Anwendungen, die eine gute Speicheranbindung benötigen, welche immer schwieriger zu realisieren ist
- die Auslagerung des L3 in ein eigenes Die reduziert die Die-Größe der teuren Core-Chiplets (Zen4- bzw. RDNA3-Chiplets in 5nm): das reduziert Kosten indem es die Anzahl nötiger Highend-Wafer (5nm und vor allem dann 3nm!) reduziert, womit AMD auch noch etwas unabhängiger von TSMC wird, weil es ihnen dann weniger weh tut, wenn sie plötzlich teuer einkaufen müssten
- das Chiplet-Konzept ist mega-flexibel: es ermöglicht neue Kombinationen, z.B. Highend-APUs ganz ohne eigenes Die, indem ein RDNA3-Chiplet und ein (oder zwei?) Zen4-Chiplets zusammen genutzt werden, ebenso können Chiplets verschiedener Prozess-Generationen komibinert werden: 5nm mit 7nm
- die I/O-Chiplets als auch die L3-Cache-Chiplets sind damit weit weniger von Highend-Prozessen abhängig und können somit auch "irgendwo" produziert werden: man denke z.B. hier vor allem an dDRAM-Cache auf Basis von SOI (das gezeigte Chiplet hat übrigens 64MB auf selbiger Fläche, auf der das darunter liegend Zen3-Chiplet nur 32 MB hat, ist das bereits eDRAM in 14nm-SOI von GF?)
@I/O-Dice:
Insbesondere auf die I/O-Dice dürfte der Ansatz mit den Infinity-Caches die größte Auswirkung haben: diese I/O-Dice haben so viel Kontakte, sodass diese durchwegs Pad-limited sein dürften und sie womöglich sogar in 12nm bereits über Leerräure verfügen. Dichtere Prozesse wären dann pure Verschwendung. Die großen L3-Infinite-Caches helfen hier, dass die Speicheranbindung nicht mehr so empfindlich bezüglich Bandbreite und Latency ist. Somit kann die Speicheranbindung dann wie bei den Grakas auch sonst einfacher ausfallen und vor allem das I/O-Die weiterhin auf billigen Prozessen gefertigt werden, sodass ich sehr daran zweifle, dass AMD für die kommenden I/O-Dice dichtere Prozesse als den 12nm von GF verwenden wird. Auch für das Ganze Video-I/O sollte 12nm reichen. Sollte das kommende I/O-Die für AM5 (welches wohl um die 2000 Kontakte haben dürfte) schon Leerraum haben, bietet es sich doch an, hier bereits alle Komponenten für Video-I/O unterzubringen...
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Woerns
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GF hat keinen 14nm-SOI Prozess. Es gibt einen in 12nm, der aber nur erforscht, jedoch mangels Kunden nicht installiert ist. Wenn schon SOI, dann ist es sinnvoller und preiswerter, auf 28-22nm zu gehen und notfalls den Stapel etwas höher zu machen. Aber ich glaube nicht daran.
MfG
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BavarianRealist
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Angeblich ein GF 14nm-HP-FD-SOI-Prozess.GF hat keinen 14nm-SOI Prozess. Es gibt einen in 12nm, der aber nur erforscht, jedoch mangels Kunden nicht installiert ist. Wenn schon SOI, dann ist es sinnvoller und preiswerter, auf 28-22nm zu gehen und notfalls den Stapel etwas höher zu machen. Aber ich glaube nicht daran.
MfG
Und der eDram arbeitet in IBMs Power9 mit bis zu 5,2Ghz...womit für AMD sogar noch etwas Spiel nach oben wäre. Wobei auch das eDram in 22nm-SOI schon sehr dicht war.
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Hieß es nicht, das man Ende 2020 erste Kunden dafür hätte?Es gibt einen in 12nm, der aber nur erforscht, jedoch mangels Kunden nicht installiert ist
Atombossler
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Bei GF läuft SOI unter FDX.
Bei SemiWiki ist eine 12FDX Erwähnung letztmalig in 2019, dass GF viele Kunden für 22FDX hätte aber keine für 12FDX.
"12FDX is being developed in Malta on a slow ramp, they aren’t being pressured by customers for 12FDX yet. They have two new $1 billion-dollar opportunities in the last year for 45RFSOI in Dresden."
Seither gibt es nur noch 22FDX News...
Was läuft ist 12LP+, hier gabs letzte News zu Projekten zu AI-Chips für AnalogChips im Dezember 2020.
Ich denke auch... ein zusätzliches Cache-Chiplet muss erst mal die gleiche Fertigung haben wie der daruter liegende Chip. Die Through Silicon Vias sind dann allesamt identisch. Ich würde auch vermuten, das der L3 in der Grundfläche erst mal im Core-Chiplet enthalten bleibt und nicht gänzlich über 3D Chiplet aufgesetzt wird. Das hält die Stromversorgung für den Stack einfach.
Der Vorteil liegt am Ende in der Flexibilität bei unterschiedlichem Stacking und den viel besseren Yields auch für Chips mit sehr viel Cache.
Bei SemiWiki ist eine 12FDX Erwähnung letztmalig in 2019, dass GF viele Kunden für 22FDX hätte aber keine für 12FDX.
"12FDX is being developed in Malta on a slow ramp, they aren’t being pressured by customers for 12FDX yet. They have two new $1 billion-dollar opportunities in the last year for 45RFSOI in Dresden."
Seither gibt es nur noch 22FDX News...
Was läuft ist 12LP+, hier gabs letzte News zu Projekten zu AI-Chips für AnalogChips im Dezember 2020.
Doppelposting wurde automatisch zusammengeführt:
Ich denke auch... ein zusätzliches Cache-Chiplet muss erst mal die gleiche Fertigung haben wie der daruter liegende Chip. Die Through Silicon Vias sind dann allesamt identisch. Ich würde auch vermuten, das der L3 in der Grundfläche erst mal im Core-Chiplet enthalten bleibt und nicht gänzlich über 3D Chiplet aufgesetzt wird. Das hält die Stromversorgung für den Stack einfach.
Der Vorteil liegt am Ende in der Flexibilität bei unterschiedlichem Stacking und den viel besseren Yields auch für Chips mit sehr viel Cache.
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BavarianRealist
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Mal wieder ein paar Gedanken von mir, die wohl AMDs Roadmap stark beeinflussen dürften:
Laut ChannelPartner wurden in Q1-2021 fast 88 Mio PCs und Notebooks verkauft, wovon 68 Mio Notebooks gewesen sein sollen.
Für AMD werden im Notebookbereich sehr unterschiedliche Marktanteile von 20%-30% genannt. Geht man von nur 20% aus, wäre das immerhin rund 14 Mio Notebook-APUs in nur einem Quartal.
AMDs neue Cezanne wurden fast nur als H-Version in die teureren Gaming-Notebooks verkauft, als U-Version wurden meist noch die alten Lucienne verwendet. Würden nur 5 Mio Cezanne als H-Version verkauft, wo die iGPU überflüssig war und schätze ich die Flächenersparnis für ein Weglassen der iGPU auf nur 50mm² ein, entspräche das grob 4.000 Wafern an Fläche. Kostet der 7nm-Wafer noch 9.000$, entspräche das einer Kosten-Ersparnis von 36Mio$, und zwar in nur einem Quartal! Kostet eine extra-Design in 7nm etwa 120Mio$, hätte sich das über die Produkt-Lebenszeit gerade mal gerechnet => bisher lohnte sich eine Verion ohne iGPU damit schlichtweg nicht.
ABER:
Aus den 4000 verlorenen Wafern hätte AMD auch weitere 1,8Mio solcher Cezanne-H ohne iGPU (ca. 125mm² Diesize, ca. 450 nutzbare Dice) erhalten können, die bei 150$ ASP dann zusätzliche 270 Mio$ Umsatz gebracht hätten.
Da diese Wafer dann for free gewesen wären, wären nur noch die Kosten für das Package gewesen, sodass über die Produktlebenszeit von einem Jahr der zusätzliche Umsatz von >1Mrd$ nach Abzug des Desings wohl noch etwa 0,5Mrd$ an Gewinn geliefert haben dürfte.
Nachdem die Highend-Wafer auch noch knapp sind und AMD weiter Marktanteile gewinnen dürfte, wäre es für mich nun die erste Wahl, diese Option nun zu nutzen, zumal Raphael mit RDNA2 einen noch größeren Anteil seiner Diesize dann für die iGPU verbraucht: ohne iGPU wäre Raphael wohl etwa nur noch 2/3 seiner Diesize sodass man dann 150% der H-Versionen ohne iGPU mit einem extra-Design erhalten würde.
Hinzu kommt: wenn man nun eine extra H-Version macht, dann kann diese auch gleich auf ihren Einsatz "optimiert" sein: mit eine L3-Chache entsprechend dem aktuellen Zen3-Chiplet, auf das dann ebenfalls ein 3D-VCache platziert werden könnte: +20% Gaming-Performance in den Gaming-Notebooks ist genau das, was AMD braucht, zumal mit dem selteneren Speicher-Zugriff auch noch die Effizienz steigen dürfte => eine Steigerung des ASPs gäbe es auch noch mit dazu.
Aber auch eine weitere Option wäre möglich, die ich lange vermisse:
Hat AMD ein neues LowPower-I/O-Die für die Zen3, dann ergäbe das nicht nur ein Update für Vermeer (XT-Version?), sondern könnte zusammen mit einem 3D-Vram mit niedrigerem Takt auch eine Super Highend-Gaming-Notebook-CPU bilden, die aufgrund es 3D-Vram auch von der Effizienz für Gaming-Notebook ausreichen sollte.
Laut ChannelPartner wurden in Q1-2021 fast 88 Mio PCs und Notebooks verkauft, wovon 68 Mio Notebooks gewesen sein sollen.
Für AMD werden im Notebookbereich sehr unterschiedliche Marktanteile von 20%-30% genannt. Geht man von nur 20% aus, wäre das immerhin rund 14 Mio Notebook-APUs in nur einem Quartal.
AMDs neue Cezanne wurden fast nur als H-Version in die teureren Gaming-Notebooks verkauft, als U-Version wurden meist noch die alten Lucienne verwendet. Würden nur 5 Mio Cezanne als H-Version verkauft, wo die iGPU überflüssig war und schätze ich die Flächenersparnis für ein Weglassen der iGPU auf nur 50mm² ein, entspräche das grob 4.000 Wafern an Fläche. Kostet der 7nm-Wafer noch 9.000$, entspräche das einer Kosten-Ersparnis von 36Mio$, und zwar in nur einem Quartal! Kostet eine extra-Design in 7nm etwa 120Mio$, hätte sich das über die Produkt-Lebenszeit gerade mal gerechnet => bisher lohnte sich eine Verion ohne iGPU damit schlichtweg nicht.
ABER:
Aus den 4000 verlorenen Wafern hätte AMD auch weitere 1,8Mio solcher Cezanne-H ohne iGPU (ca. 125mm² Diesize, ca. 450 nutzbare Dice) erhalten können, die bei 150$ ASP dann zusätzliche 270 Mio$ Umsatz gebracht hätten.
Da diese Wafer dann for free gewesen wären, wären nur noch die Kosten für das Package gewesen, sodass über die Produktlebenszeit von einem Jahr der zusätzliche Umsatz von >1Mrd$ nach Abzug des Desings wohl noch etwa 0,5Mrd$ an Gewinn geliefert haben dürfte.
Nachdem die Highend-Wafer auch noch knapp sind und AMD weiter Marktanteile gewinnen dürfte, wäre es für mich nun die erste Wahl, diese Option nun zu nutzen, zumal Raphael mit RDNA2 einen noch größeren Anteil seiner Diesize dann für die iGPU verbraucht: ohne iGPU wäre Raphael wohl etwa nur noch 2/3 seiner Diesize sodass man dann 150% der H-Versionen ohne iGPU mit einem extra-Design erhalten würde.
Hinzu kommt: wenn man nun eine extra H-Version macht, dann kann diese auch gleich auf ihren Einsatz "optimiert" sein: mit eine L3-Chache entsprechend dem aktuellen Zen3-Chiplet, auf das dann ebenfalls ein 3D-VCache platziert werden könnte: +20% Gaming-Performance in den Gaming-Notebooks ist genau das, was AMD braucht, zumal mit dem selteneren Speicher-Zugriff auch noch die Effizienz steigen dürfte => eine Steigerung des ASPs gäbe es auch noch mit dazu.
Aber auch eine weitere Option wäre möglich, die ich lange vermisse:
Hat AMD ein neues LowPower-I/O-Die für die Zen3, dann ergäbe das nicht nur ein Update für Vermeer (XT-Version?), sondern könnte zusammen mit einem 3D-Vram mit niedrigerem Takt auch eine Super Highend-Gaming-Notebook-CPU bilden, die aufgrund es 3D-Vram auch von der Effizienz für Gaming-Notebook ausreichen sollte.
Crashtest
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Jupp, gescheite Zen3-U-Notebooks sind sowas von rarIch hab auch nur ein Lucienne "U" - gescheite Cezanne U hab ich übrigens nicht gefunden (zu annehmbaren Preisen)
Da kommen einfach zu viele Faktoren zusammen, welche das Angebot sehr verknappen... also warten...
Woerns
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Der 14nm Prozess für den Power9 ist meiner Meinung nach kein fd-SOI Prozess, das wäre auch der falsche Ansatz für einen HPC Prozessor.
Wenn es überhaupt ein SOI Prozess ist, dann partially depleted, als pd-SOI, so wie die damaligen AMD Prozessoren auch (wenn auch in früheren nodes).
In IBM Dokumenten finde ich übrigens überhaupt nichts von SOI sondern nur "14HP finFET technology with eDRAM".
Ich glaube, dass die Quelle oben einen Fehler beim Reverse Engineering gemacht hat oder einfach nur ihren kostenpflichtigen Report interessanter machen wollte.
MfG
Der 14nm Prozess für den Power9 ist meiner Meinung nach kein fd-SOI Prozess, das wäre auch der falsche Ansatz für einen HPC Prozessor.
Wenn es überhaupt ein SOI Prozess ist, dann partially depleted, als pd-SOI, so wie die damaligen AMD Prozessoren auch (wenn auch in früheren nodes).
In IBM Dokumenten finde ich übrigens überhaupt nichts von SOI sondern nur "14HP finFET technology with eDRAM".
Ich glaube, dass die Quelle oben einen Fehler beim Reverse Engineering gemacht hat oder einfach nur ihren kostenpflichtigen Report interessanter machen wollte.
MfG
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14HP bei GF ist pd-SOI!
BavarianRealist
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Die aktuellen IBM-Prozessoren werden von Samsung gefertigt. Hat IBM mit seiner Klage gegen GF womöglich deshalb so lange gewartet, bis sie von den ältern CPUs aus GFs Fertigung nicht mehr abhängig sind?
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Bei IBM gab es wohl weder genug Argumente damit GloFo nicht 7nm abkündigen musste noch war am Ende entscheidendes Knowhow bzw Personal mit dem Verkauf gewechselt sondern man hat selbst RnD für 2nm vorangetrieben.
So sauber wie AMD mit dem Wafer Agreements hat man es offensichtlich nicht lösen können oder wollen.
Allerdings scheint AMD doch auch die IOs von TSMC zu bringen so dass ich nicht sehe wo in künftigen Produkten GloFo noch auftaucht…
So sauber wie AMD mit dem Wafer Agreements hat man es offensichtlich nicht lösen können oder wollen.
Allerdings scheint AMD doch auch die IOs von TSMC zu bringen so dass ich nicht sehe wo in künftigen Produkten GloFo noch auftaucht…
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Hat IBM mit seiner Klage gegen GF womöglich deshalb so lange gewartet, bis sie von den ältern CPUs aus GFs Fertigung nicht mehr abhängig sind?
Könnte auch taktische Gründe im Zusammenhang mit dem geplanten Börsengang von Glofo haben.
Könnt ihr euch noch erinnern, wie Mubala mal ursprünglich Glofo zum Riesenauftragsfertiger machen und Fabs im mittleren Osten bauen wollte?
Die haben halt irgendwann gemerkt, dass man da richtig Kohle reinbuttern muss und dann aufgegeben.
Weiß auch gar nicht, wie hoch deren Anteil an AMD noch ist.
eratte
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Grand Admiral Special
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Ein Lebenszeichen von Rembrandt: AMD hat den AMDGPU shader compiler in LLVM [für Linux] schon mal auf APUs mit RDNA2 vorbereitet. LLVM 13 erscheint im September und damit deutlich vor Rembrandt.
GFX1013 Target Added To LLVM 13.0 For RDNA2 APUs - Phoronix
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