News AMD Zen 4 mit IPC-Plus von 8 bis 10% - Zen 5 in 2024

pipin

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Auf dem aktuellen Financial Analyst Day hat AMD nicht nur eine IPC-Steigerung von 8 bis 10 Prozent und eine gesamte Performanceverbesserung von über 35% für Zen 4 bekanntgegeben, sondern auch eine neue CPU-Roadmap vorgestellt. Im Jahr 2024 wird AMD dann Zen 5 herausbringen, eine von Grund auf neu entwickelte Microarchitektur, die noch deutlich größere Perfomancezuwächse bringen soll.


(…)

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TNT

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8 bsi 10% IPC Steigerung
Besser als befuerchtet und ordentlich IMHO. Immer noch noch ueber der selbst auferlegten Latte vom dem mal genannten langjaehrigen 'Industriedurchschnitt'. Das deutlich Mehrleistung entsteht als 8-10% ist den hoeheren Taktraten gegenueber Zen3 zu verdanken.
Das heisst also dann, dass die 15%+ ST Steigerung etwa haelftig auf ein angepasstes Taktverhalten und auf IPC Steigerungen zurueck geht.
Grob gesehen (outlier vielleicht AVX512 workloads).

Wird das fuer die (Intel) Konkurrenz reichen?
Ich erwarte es nicht - AMD wird hier vermutlich knapp geschlagen in den syn. Benchmarks z.B. fuer ST Performance.
Beinbruch keineswegs - aber auch kein Aufbruch oder Absetzen zur Konkurrenz moeglich in der Leistung wie es schon mal war.
Aus Marketingsicht ist das schade. Reputation wird man sich woanders holen.

Der Haken ueber Zen4 V-Cache ist schon der Hinweis, dass dieser zeitnah kommt? ***
Haut der V-Cache so rein wie bei Zen3 (trotz verdoppelten L2-Caches?) - dann wird das Modell sicher seine LIebhaber finden und vielleicht die Gaming Krone teilweise auf AMDs Seite ziehen koennen. Aber das ist reine Speku - auch, dass Intel hier erst einmal die Oberhand behaelt.

Bliebe auch noch Performance per Watt - hier sollte AMD gesetzt sein als bessere Variante IMHO - aber dazu hoert man zu wenig aber es wird eine 25% Verbesserung der Performance bei gleichen Verbrauch gegenueber Zen3 versprochen. Prima.

Wird spannend - aber ich denke nicht umsonst betont AMD, dass Zen5 es wieder 'anders' wird, was sicher einen Grund hat?
Aber als Ausblick auch ueblich ist.

JustMy2cents,
TNT

** die naechste Folie dazu hat den Haken fuer die Zen4 V-Cache Variante wieder verloren. Ob der Folienpraktikant wieder zugeschlagen hat?
Ttsssststst...AMD!
 
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eiernacken1983

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Wenn man berücksichtigt, dass die Taktraten so deutlich ansteigen (bis zu 5,5 GHz und das wohl nicht nur bei seltenen 1T-Lasten), dann finde ich die 8-10 % höhere IPC auch erstmal in Ordnung. Dann wurde bei der Architektur jetzt eher auf Machbarkeit höherer Taktraten geachtet. Das macht Zen4 dann sehr flexibel bei der Frage, ob man energieeffizient sein will oder eine hohe Rechenleistung benötigt.

Die V-Cache-Modelle sollen ja auch definitiv kommen, so dass man damit die Single-Core-Krone angreifen kann.
 

Hotstepper

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Die wenigsten Lasten sind ja Single Thread. Das meiste einigermaßen moderne hat ja nun wirklich mindestens 4-6 Threads und da waren die Taktraten bei Zen3 ja schon lange nicht mehr im Bereich von 4.9GHz bei Zen3 sondern eher bei 4.6.

Wenn sich nur dieser Umstand ändert und die überarbeiteten Kerne 5.3-5.5GHz halten sind wir schon bei 15-20% schneller. Da noch die IPC drauf ergibt schon in vielen Bereichen eine relativ dramatische Zunahme der Leistung.

Also ich bin ehrlich gesagt optimistisch, denn ST IPC in Cinebench sagt über all das garnichts aus.
 

TNT

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I don't catch it...
1654857244460.png


Das hat AMD auf seine Folie gemalt...

Gruss,
TNT
 

Hotstepper

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Ein ungeschriebenes Gesetz:

Ist kein Typo auf dem Slide, ist die Folie nicht von AMD

Die meinen wahrscheinlich nT
 

E555user

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Ich erwarte, dass die IPC für Gaming abseits des L2/L3 Cache kaum mehr eine Rolle spielt, mehr ALUs und noch mehr spekulative Ausführung werden solchen Code kaum beschleunigen. Ich habe eher den Eindruck, dass letztlich AlderLake hauptsächlich vom vergrösserten L2 bei niedrigen Latenzen für Gaming-Lasten profitierte. Auch Zen4 wird genau dort Punkte sammeln und generell wieder an Intel vorbeiziehen. Der V-Cache hat aber gezeigt, dass für eine grosse Gruppe von Games vor allem die Speicherlatenz im Multi-Core Verbund zählt, der niedrige Takt war da in vielen Beispielen kein Hinderungsgrund nochmals deutlich am Top Produkt von Intel vorbei zu ziehen, ein grosser shared L3 Cache verteilt auf viele Chiplets hatte das zuvor nicht zeigen können. Die immense Bandbreite von DDR5 scheint auch kein Vorteil zu sein, eher dass DDR4 beim Cache-Miss mit niedrigeren Latenzen verfügbar ist. Das hatten wir bei der Ablösung von DDR3 bereits gleichermassen. Es geht also beim Gaming vor allem um grosse Mengen von Daten-Assets bei sehr geringer Latenz.
Also wird es vor allem darauf ankommen, wie gross der L2 Cache je Core/SMT und der unmittelbar angebundene L3 für Multithreading in den jeweiligen CPUs wird. Entsprechend bin ich zuversichtlich, dass AMD die Krone für die besten Gaming-CPUs behaupten wird. Für eine uneingeschränkte Empfehlung zu einer Gaming-CPU wird man auf Zen4 mit V-Cache warten müssen. Zumindest bestätigten die Folien dass diese kommen werden, nur nicht wann.
 

pipin

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Interessant ist ja auch, das AMD beim Takt nun nicht mehr von 5,0 GHz sondern von >5,5 GHz spricht.
 

E555user

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Bei +15% von TSMC angekündigt gehe ich in der Theroie von rund 5.75 GHz für das Top-SKU in kurzen Peaks aus und um 5.4GHz all Core, sofern ausgehend von Zen3 nicht Takt-optimiert wurde.

Der grössere L2 könne bremsen, optimiertes Design könnte ein paar Hz mehr erbringen.
Die 5GHz schienen mir von vorn herein so untertrieben, dass ich dachte das ist vielleicht die mindeste bzw. unterste Boost-Grenze für den günstigsten Ryzen 7000 zum AM5 Start.
 

Pinnacle Ridge

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Bei Zen4 erwarte ich den V-Cache unter der Compute-Die.
Also genau umgekehrt wie die es jetzt machen.

Damit dürfte der CPU-Takt nicht mehr durch den aufgesetzten V-Cache limitiert werden.
 

E555user

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Bei Zen4 erwarte ich den V-Cache unter der Compute-Die.
Also genau umgekehrt wie die es jetzt machen.
Interessante Idee. Dann müssten die Cache Chiplets die Stromversorgung durchleiten und im Falle ohne V-Cache müssten die Leitungen dort noch vorhanden sein. Hört sich tricky an, gabs da schon ein Beispiel von TSMC?

Ich dachte es geht um die Wärme insgesamt durch mehr aktive Transistoren. Naiv hätte ich gesagt das ist ein Nullsummen-Spiel ob der zusätzliche Cache jetzt oben oder unten das Sandwich dicker macht. Der Abtrag bei der aktuellen Methode mit wieder aufgelegten Spacern über den Cores führt zu schlechterer Wärmeabfuhr?
 

Pinnacle Ridge

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Bei der CDNA-APU sitzen die GPU-Chiplets laut AMD ja auch auf dem Cache-Dice.
Also den Strom durchleiten sollte dann bei einem CPU-Chiplet auch funktionieren.

Edit:
Laut der Folie sitzt auch das Zen4-Chiplet auf dem Cache.
hothardware.jpg
 
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tex_

Fleet Captain Special
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Die GPU chiplets saßen aber sowieso vorher auf einem Interposer. Da macht es denke ich kaum einen Unterschied ob die jetzt auf einen anderen die sitzen. Das CPU chiplet hat dagegen normalerweise ein mikro-BGA auf der Unterseite (eigentlich Oberseite + Flip chip).

Da die v-cache chiplets kleiner sind als die CPU chiplets wird das dann nochmals schwieriger alle Kontakte wieder durch zusatz Dummys zu leiten.
Da wäre wohl einfacher zukünftig die CPU chiplets auf das IO-Die (mit oder ohne V-cache) zu setzen.
 

sompe

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Man sollte auch nicht vergessen das die Reihenfolge beim Stapeln einen enormen Unterschied machen kann. Compute Chiplet auf einen Interposer mit integrierten Cache zu stapeln dürfte weitaus weniger problematisch sein als den Cache auf das Compute Die zu packen da das Compute Die einfach deutlich mehr Abwärme produziert die sonst auch noch durch den zusätzlichen Cache Baustein oder wie beim 5800X3D durch eine zusätzlche Silizium Schicht durch müßte. Das dies für die Wärmeableitung eher suboptimal ist sieht man ja beim X3D.

In sofern bin ich gespannt wie sie das Problem bei der V-Cache Variante des Zen4 lösen.
Hier könnten sich die gesammelten Erfahrungen beim Stapel Cache von Zen3 bezahlt machen die sich auf der CDNA3 Folie ja bereits andeuten. Es könnte sich anbieten das normale CPU Chiplet auf den Zusätzlichen Cache Chip draufzupacken und damit auch die gesammte Aufgabe der Durchkontaktierung auf den Cache Baustein abzuwälzen. Es würden dadurch auch Chip Verlußte durch die Nachbearbeitung des Compute Die entfallen und beim entsprechenden Design könnte man auch mehrere Cache Die über einander stapeln. Das könnte dann auch zu den Bildern vom dicken Heatspreader passen den man dann beim Stapeln gegen einen mit dünnerer Kontaktfläche tauschen könnte.

Ich bin auf jeden Fall gespannt wie die Sache weiter geht.
 
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