AMD - Zen 6 (c) - Medusa Ridge - Ryzen 10000?
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Ein Multi layer stacking gibt es bisher nur mit mehreren Chips/Wafern. Multi layer Schaltungen auf einem Wafer sind bisher nicht in Sicht, geforscht wird allerdings an CFETs welche einen vertikalen Aufbau von nMOS und pMOS ermöglichen sollen um künftige (sub) 1nm Prozesse weiter zu verkleinern.
Auch das ersetzt aber kein 3D stacking, welches quasi die doppelte Transistordichte oder mehr ermöglicht (bei nahezu identischer Latenz).
L1 Caches zu stacken ist natürlich sehr viel schwieriger als L3, wenn es aber funktioniert wären die Vorteile auch deutlich größer.
Es ist laut AMD Folien (siehe unten) ja sogar das Ziel irgendwann Logikschaltungen vertikal über mehrere Chips aufbauen zu können. Ob das jemals technisch machbar sein wird, wird sich zeigen müssen.
https://www.techpowerup.com/img/2CZiSsAk4nT51SbO.jpg
Auch das ersetzt aber kein 3D stacking, welches quasi die doppelte Transistordichte oder mehr ermöglicht (bei nahezu identischer Latenz).
L1 Caches zu stacken ist natürlich sehr viel schwieriger als L3, wenn es aber funktioniert wären die Vorteile auch deutlich größer.
Es ist laut AMD Folien (siehe unten) ja sogar das Ziel irgendwann Logikschaltungen vertikal über mehrere Chips aufbauen zu können. Ob das jemals technisch machbar sein wird, wird sich zeigen müssen.
https://www.techpowerup.com/img/2CZiSsAk4nT51SbO.jpg
Irre ich mich oder ist das bei Flash Speicher nicht schon lange üblich die Speicherzellen zu stapeln? Das sind ja am Ende auch "nur" über einander liegende Transistor Ebenen, wobei die größte Herausforderung die Herstellung der für den Transistoraufbau erforderlichen Planarität sein dürfte.
Für sehr redundante Strukturen wie Speicherzellen halte ich das für durchaus möglich, der Logik Part ist da einen ganz andere Hausnummer.
Für sehr redundante Strukturen wie Speicherzellen halte ich das für durchaus möglich, der Logik Part ist da einen ganz andere Hausnummer.
Bei Flash werden soweit mit bekannt einfach mehrere identische planare Schichten übereinander aufgetragen und dann hinterher Löcher und Gräben in den kompletten Stapel geätzt.
Mit Logikschaltungen funktioniert das entsprechend so nicht. Scheinbar ist selbst SRAM für ein solches Verfahren zu komplex, zumindest hat es wohl noch niemand umgesetzt.
Abgesehen davon. Bei N2 soll SRAM dank GAA erstmals wieder etwas schrumpfen (ca. 20% bei den HD Zellen). Mit den vertikalen CFETs sollen wohl noch mal bis zu 50% möglich sein. Aber bis dahin wird es vermutlich erst mal wieder ein paar Nullrunden geben.
Mit Logikschaltungen funktioniert das entsprechend so nicht. Scheinbar ist selbst SRAM für ein solches Verfahren zu komplex, zumindest hat es wohl noch niemand umgesetzt.
Abgesehen davon. Bei N2 soll SRAM dank GAA erstmals wieder etwas schrumpfen (ca. 20% bei den HD Zellen). Mit den vertikalen CFETs sollen wohl noch mal bis zu 50% möglich sein. Aber bis dahin wird es vermutlich erst mal wieder ein paar Nullrunden geben.
Zuletzt bearbeitet:
Soo einfach ist es dann eben nicht. 
Die Transistorebene ist sehr empfindlich was Unebenheiten angeht, weshalb die Oberfläche extrem eben sein muss weil es sonst Probleme beim Transistoraufbau geben wird welche deren Werte ruinieren würden und das zu realisieren ist die größte Schwierigkeit.
Bei der ersten Ebene kann der Wafer ja noch entsprechend aufgearbeitet werden aber mit jeder weiteren Ebene wird es schwieriger weil natürlich auch die Zwischenräume eine spezifizierte Dicke haben müssen und je feiner die Transistoren desto größer das Problem die Oberfläche ausreichend einzuebnen.
Das Thema ist eben komplex und würde am Ende recht teuer werden aber je schlechter die SRAM Zellen sich schrumpfen lassen desto eher rentiert sich ein solcher Aufbau weil der Cache sonst zu viel teure Waferfläche frißt.
Die Transistorebene ist sehr empfindlich was Unebenheiten angeht, weshalb die Oberfläche extrem eben sein muss weil es sonst Probleme beim Transistoraufbau geben wird welche deren Werte ruinieren würden und das zu realisieren ist die größte Schwierigkeit.
Bei der ersten Ebene kann der Wafer ja noch entsprechend aufgearbeitet werden aber mit jeder weiteren Ebene wird es schwieriger weil natürlich auch die Zwischenräume eine spezifizierte Dicke haben müssen und je feiner die Transistoren desto größer das Problem die Oberfläche ausreichend einzuebnen.
Das Thema ist eben komplex und würde am Ende recht teuer werden aber je schlechter die SRAM Zellen sich schrumpfen lassen desto eher rentiert sich ein solcher Aufbau weil der Cache sonst zu viel teure Waferfläche frißt.
vinacis_vivids
Grand Admiral Special
AMD Medusa Halo "Ryzen AI MAX" SoCs To Feature LPDDR6 Memory Support
AMD's next-generation Ryzen AI MAX SoCs, codenamed Medusa Halo, will feature support for LPDDR6 memory for faster bandwidth & performance.
wccftech.com
Wie von mir schon im RDNA5 Thread spekuliert, ist das Gerücht zu LPDDR6 für Medusa Halo (Zen6 24c + RDNA5 40CU?) nun bei wccftech.com aufgetaucht.
Gegenüber den 256 GB/s LPDDR5 Bandbreite bei Strix Halo - Ryzen AI Max 395+ soll diese bei Medusa Halo bei gleichem 256bit Speicherinterface auf 460 GB/s Bandbreite steigen. Das wäre ein Boost von +80%!
Große Fragen sind bei der Anzahl der RDNA5 CUs und Infinity Cache geblieben. Wccftech.com spekuliert mit satten 96MB Infinity Cache, das wäre (wahnsinnig) mehr als am Desktop mit nur 64MB IF$ beim Navi48.
Auch N2P ist wohl zwingend um das TDP niedrig zu halten. Der 96MB Infinity Cache scheint mit etwas zu viel und zu teuer in N2P, weil der zuviel Platz frisst. Die 24 Cores Zen6 sind natürlich übertrieben geil bei Medusa Halo.
Der letzte Leak besagte noch für AT3 (das ist das Medusa Halo iGPU chiplet): 48 CU, 384b LPDDR6 und 20 MB L2.
Das klingt schon mal sinnvoller, vor allem weil bei LPDDR6 mit 24b/Modul keine 256b SI möglich sind. Das würde dann sogar, bei maximalen Taktraten, 614GB/s ermöglichen. Zusammen mit einem derart großen L2 wird auch ein großer Infinity Cache unwahrscheinlicher.
Die 24 Cores Zen 6 ergeben sich aus den neuen Desktops CCDs.
Das relativ große iGPU+IO Die könnte im Gegensatz zu den CPUs auch noch aus der 3nm Fertigung kommen.
Das klingt schon mal sinnvoller, vor allem weil bei LPDDR6 mit 24b/Modul keine 256b SI möglich sind. Das würde dann sogar, bei maximalen Taktraten, 614GB/s ermöglichen. Zusammen mit einem derart großen L2 wird auch ein großer Infinity Cache unwahrscheinlicher.
Die 24 Cores Zen 6 ergeben sich aus den neuen Desktops CCDs.
Das relativ große iGPU+IO Die könnte im Gegensatz zu den CPUs auch noch aus der 3nm Fertigung kommen.
Liegt vielleicht daran das es kein Infinity Cache sondern ein L3 Cache (der CPU Kerne) ist?
vinacis_vivids
Grand Admiral Special
Die 32MB Infinity Cache nehmen auf jeden Fall viel Platz weg (25%?) und der L2$ bei Strix Halo hat 8 tiles a 512kb, also 4MB.
Nun soll der L2$ verfünftfacht werden (in Kapazität und somit auch Größe) auf 20MB L2$ und dazu noch ein breiteres 384bit SI. Das ganze Zeug shrinkt überhaupt nicht mehr in 3nm. Das I/O im Prinzip auch nicht. Nur die iNPU kann man halb shrinken und die WGPs kann man gut shrinken.
Ich wüsste nicht wohin mit den 96MB Infinity Cache. Strix Halo ist bereits im Bereich 440-450mm^2, wovon ~308mm^2 für das GCD inkl. NPU, L3$ und SI und I/O. Größer wird der Medusa Halo Chip kaum werden, weil sich den keiner mehr leisten kann.
Bei den zwei Zen5 CCDs, hier Strix Halo, frisst der 32MB L3 Cache auch recht viel Platz (~25%?). Die CCDs bei Zen6 sollen ja in etwa die gleichen Maße bekommen wie Zen5 CCDs.
Wenn hier der IF$(L3) von 32MB auf 96MB steigen soll, muss er wie beim Ryzen 9 9800X3D dann wohl gestacked werden, und zwar unter den Cores. Und das wird extrem teuer.
Die Preise für Gaming Handhelds sind an der Spitze schon bei 3500-4500€. Ein Gaming Handheld mit Medusa Halo mit reichlich VRAM und Cores und Cache soll dann wieviel kosten?
5000-7000€ oder was? Das wird langsam crazy was die Kosten angeht.
Und nochmal, welcher Infinity Cache?
Infinity Cache = L3 der GPU, L3 Cache = L3 der CPU.
Zudem gibt es bereits ein Stapel Design mit dem erweiterten L3 unter den CPU Kernen. Die Modelle hören bei der Ryzen 9000 Serie auf das X3D Kürzel. Der Aufpreis pro gestackten CCD lag bei ca. 150 €.
Des weiteren geht es nicht um eine Verdreifachung des L3 Cache pro CCD sondern lediglich um +50% pro CCD weil bei Medusa Halo 2 CCDs verbaut wären.
Infinity Cache = L3 der GPU, L3 Cache = L3 der CPU.
Zudem gibt es bereits ein Stapel Design mit dem erweiterten L3 unter den CPU Kernen. Die Modelle hören bei der Ryzen 9000 Serie auf das X3D Kürzel. Der Aufpreis pro gestackten CCD lag bei ca. 150 €.
Des weiteren geht es nicht um eine Verdreifachung des L3 Cache pro CCD sondern lediglich um +50% pro CCD weil bei Medusa Halo 2 CCDs verbaut wären.
vinacis_vivids
Grand Admiral Special
Auf dem GCD ist kein Platz mehr für extra Infinity Cache der iGPU. Gerade für LLMs ist aber der Infinity Cache auf der iGPU von überragender Bedeutung.
Auf den 308mm^2 GCD 3nm mit 48CU ist kein Platz für mehr Infinity Cache. Der wird den schnelleren 20MB L2$ und den 384bit SI platzmäßig weichen müssen.
Ich schätze AMD wird auf 256GB oder 512GB V-RAM gehen, da ist das 384bit SI wichtiger als ein größerer IF$ auf dem GCD.
Was die zwei Zen6 CCDs angeht, ist 3D Staking sicher nach dem Vorbild des 9800X3D möglich. Wäre auch komisch, wenn 96MB IF$ nur auf den CCDs wäre und 0MB IF$ auf dem GCD, und stattdessen 20MB L2$.
Auf den 308mm^2 GCD 3nm mit 48CU ist kein Platz für mehr Infinity Cache. Der wird den schnelleren 20MB L2$ und den 384bit SI platzmäßig weichen müssen.
Ich schätze AMD wird auf 256GB oder 512GB V-RAM gehen, da ist das 384bit SI wichtiger als ein größerer IF$ auf dem GCD.
Was die zwei Zen6 CCDs angeht, ist 3D Staking sicher nach dem Vorbild des 9800X3D möglich. Wäre auch komisch, wenn 96MB IF$ nur auf den CCDs wäre und 0MB IF$ auf dem GCD, und stattdessen 20MB L2$.
Webb dafür kein Platz vorgesehen ist dann gibt es wohl ganz einfach keinen denn ein Knackpunkt des Infinity Cache ist dessen hohe Bandbreite welche der L3 der CPU Kerne wohl nicht bieten wird. Die benötigte Bandbreite liegt dann einzig und allein auf den Schultern des Speicherinterfaces.
Dein 384 Bit Speicherinterface halte ich für viel zu weit hergeholt, erst recht bei deinem gewünschten Speicherausbau.
Falsche Leistungsklasse und es geht schon rechnerisch nicht auf.
Dein 384 Bit Speicherinterface halte ich für viel zu weit hergeholt, erst recht bei deinem gewünschten Speicherausbau.
Falsche Leistungsklasse und es geht schon rechnerisch nicht auf.
vinacis_vivids
Grand Admiral Special
Wenn ich den großen IF$ rausschmeißen kann, um den mit kleineren L2$ zu ersetzen, habe ich mehr Platz für das SI (bspw. 384bit). Der L2$ müsste (kleiner und) bedeutend schneller sein als IF$ und möglichst wenig Fläche fressen. Bei 48CU können es auch "nur" 16MB L2$ auf dem GCD sein und keine 20MB L2$.
Wahrscheinlich wird der LDS (siehe Gfx1250) stark aufgebohrt werden auf 320kb oder mehr WGP$ um den Wegfall des IF$ zu kompensieren.
384bit SI sind 16 Kanäle mit 24bit bei LPDDR6. 16 Steine mit 16GB pro Stein sind insgesamt 256GB V-RAM mit LPDDR6-14400 Geschwindigkeit. Das wäre zumindest ggü. Strix Halo 40CU /256bit / 128GB ein klarer Generationssprung.
256 GB/s + 32MB IF$ (Strix Halo)
614 GB/s + 16MB L2$ (Medusa Halo)?
Wahrscheinlich wird der LDS (siehe Gfx1250) stark aufgebohrt werden auf 320kb oder mehr WGP$ um den Wegfall des IF$ zu kompensieren.
384bit SI sind 16 Kanäle mit 24bit bei LPDDR6. 16 Steine mit 16GB pro Stein sind insgesamt 256GB V-RAM mit LPDDR6-14400 Geschwindigkeit. Das wäre zumindest ggü. Strix Halo 40CU /256bit / 128GB ein klarer Generationssprung.
256 GB/s + 32MB IF$ (Strix Halo)
614 GB/s + 16MB L2$ (Medusa Halo)?
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vinacis_vivids
Grand Admiral Special
6 Cores
8 Cores
10 Cores
12 Cores
16 Cores
20 Cores
24 Cores
AMD Zen6 "Olympic Ridge" erhöht die Core-Schlagzahl für AM5 von 16 Cores auf 24 Cores.
Ich bin mir nicht sicher ob es alle Abstufungen geben wird sondern gehe eher davon aus das es sich am bisherigen Sortiment orientieren würde. Das würde bedeuten dass der 10 und vermutlich auch 20 Kerner entfallen würde weil die Produktpalette sonst zu sehr aufgebläht wird.
Captn-Future
Moderation DC, P3DN Vize-Kommandant
Die Abstufung finde ich schon nicht schlecht. Theoretisch könnte man ja auch "ungerade" Kernzahlen anbieten. Wie z.B. 14, 18 oder 22 Kerne.
Mir stellt sich eher die Frage, ob es dann 12 Kerner auch als 2x6 gibt. Oder einen 20er mit 12 und 8 Kernen.
Mir stellt sich eher die Frage, ob es dann 12 Kerner auch als 2x6 gibt. Oder einen 20er mit 12 und 8 Kernen.
Das wurde in der Vergangenheit nicht gemacht und wird meiner Meinung nach auch jetzt eher nicht eingeführt.
Im Grunde genommen war das Schema immer gleich. Die CCDs wurden zur Resteverwertung um max. 50% der Kerne beschnitten und es gab max. 3 Beschneidungsvarianten pro CCD, zudem war die Bestückung mit mehreren CCDs von der Kernzahl her immer symetrisch.
Mit diesem Schema kommt man bereits auf bis zu 12 Grundmodelle (mit und ohne "X") und da kommen die X3D Modelle noch oben drauf.Die "F" Varianten waren ja glaube ich eher Abfallprodukte der APU Produktion. Korrektur, beim "7500F" kam der ebenfalls von den Raphael Modellen und käme damit noch hinzu.
Mit so einer feinen 2 Kern Abstufung kämen dann noch 10 Grundmodelle hinzu bei denen die Leistungsunterschiede nur noch fließend sind und sich die Abstufungen überschneiden. Für die Vermarktung und Lagerung eher suboptimal.
Zudem würden die Beschneidungsvarianten mit den 10 Kern CCDs bei einer späteren Aufstockung auf 16 Kernen pro CCD wohl ohnehin wieder entfallen weil wir dann wieder bei einem 8-12-16 Beschneidungsschema wären.
Möglich ist immer vieles aber nicht alles sinnvoll.
Im Grunde genommen war das Schema immer gleich. Die CCDs wurden zur Resteverwertung um max. 50% der Kerne beschnitten und es gab max. 3 Beschneidungsvarianten pro CCD, zudem war die Bestückung mit mehreren CCDs von der Kernzahl her immer symetrisch.
Mit diesem Schema kommt man bereits auf bis zu 12 Grundmodelle (mit und ohne "X") und da kommen die X3D Modelle noch oben drauf.
Mit so einer feinen 2 Kern Abstufung kämen dann noch 10 Grundmodelle hinzu bei denen die Leistungsunterschiede nur noch fließend sind und sich die Abstufungen überschneiden. Für die Vermarktung und Lagerung eher suboptimal.
Zudem würden die Beschneidungsvarianten mit den 10 Kern CCDs bei einer späteren Aufstockung auf 16 Kernen pro CCD wohl ohnehin wieder entfallen weil wir dann wieder bei einem 8-12-16 Beschneidungsschema wären.
Möglich ist immer vieles aber nicht alles sinnvoll.
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vinacis_vivids
Grand Admiral Special
3nm ist teuer und da wird alles verwendet, was noch aktive Kerne hat.
Das glaube ich erst wenn ich es sehe denn es würde eine komplette Zersplitterung der Plattform bedeuten und das wäre für die Qualifizierung und Lagerhaltung verdammt teuer.
Es wird auf die nächste Kastrationsstufe runtergestutzt und das war es.
Anderenfalls dürftest du dann auch noch modelle mit werniger Schittstellen (RAM Kanäle, PCIe Lanes, USB usw.) als Sonderprodukte mit durchdrücken oder Gurken auf den Markt werfen wo nur noch 1-2 Kerne und/oder nur ein Teil vom Cache funktioniert, welche ohnehin keiner haben will.
Zudem bleiben die Kosten fürs Package usw. ja dennoch und die daraus resultierenden Gurken wären für das Gebotene ganz einfach zu teuer.
Zudem, wie hoch ist die Wahrscheinlichkeit das ein Fehler alleine kommt? Das ufert schnell in ein absolut unübersichtliches Produktchaos aus.
Es wird auf die nächste Kastrationsstufe runtergestutzt und das war es.
Anderenfalls dürftest du dann auch noch modelle mit werniger Schittstellen (RAM Kanäle, PCIe Lanes, USB usw.) als Sonderprodukte mit durchdrücken oder Gurken auf den Markt werfen wo nur noch 1-2 Kerne und/oder nur ein Teil vom Cache funktioniert, welche ohnehin keiner haben will.
Zudem bleiben die Kosten fürs Package usw. ja dennoch und die daraus resultierenden Gurken wären für das Gebotene ganz einfach zu teuer.
Zudem, wie hoch ist die Wahrscheinlichkeit das ein Fehler alleine kommt? Das ufert schnell in ein absolut unübersichtliches Produktchaos aus.
6 Kern Varianten halte ich zum Start für extrem unwahrscheinlich, so viele Defekte wird wohl kaum ein Chip haben um damit auf Stückzahlen zu kommen. Die werden bestenfalls erst mal gesammelt und dann ein Jahr später an einen OEM günstig verkauft.
8/10/12 wäre ja schon eine Startvariante mehr als es bisher für ein CCD gab (6 und 8).
Wenn die Defektrate nicht extrem hoch ist sollten bei ≈80% der Dies alle 12 Kerne funktionieren. Die Caches sollten quasi 100% yield erreichen, weil dort schon Redundanzen integriert sind. Der Rest ergibt sich hauptsächlich durch Binning nach erreichbarer Taktrate. Da gibt es kaum einen Grund für so viele Varianten.
8/10/12 wäre ja schon eine Startvariante mehr als es bisher für ein CCD gab (6 und 8).
Wenn die Defektrate nicht extrem hoch ist sollten bei ≈80% der Dies alle 12 Kerne funktionieren. Die Caches sollten quasi 100% yield erreichen, weil dort schon Redundanzen integriert sind. Der Rest ergibt sich hauptsächlich durch Binning nach erreichbarer Taktrate. Da gibt es kaum einen Grund für so viele Varianten.
Siehe 3000er Serie, da fingen sie abseits der APUs beim 4 Kerner an.
Bei der 5000er Serie erst beim 6 Kerner, womit es von den CCDs zumindest im Desktop Bereich seitens der Kerne lediglich 2 Ausbaustufen gab. Weniger gab es nur mit kastrierten APUs.
Ich halte es weiterhin für unwahrscheinlich dass das jetzt auf 4 Ausbaustufen des CCD oder gar mehr aufgeblasen wird.
Bei der 5000er Serie erst beim 6 Kerner, womit es von den CCDs zumindest im Desktop Bereich seitens der Kerne lediglich 2 Ausbaustufen gab. Weniger gab es nur mit kastrierten APUs.
Ich halte es weiterhin für unwahrscheinlich dass das jetzt auf 4 Ausbaustufen des CCD oder gar mehr aufgeblasen wird.
derDruide
Grand Admiral Special
★ Themenstarter ★
Es wird meines Erachtens viel zu sehr auf Defekte geschielt, aber tatsächlich dürften die doch eher selten sein. Dennoch gibt es massenweise kleine CPUs, weil die Kunden sie nun mal nachfragen. Die Nachfrage ist als Grund für Deaktivierungen weit häufiger als ein Defekt. Theoretisch könnte man es auf die Spitze treiben und anfangs fast nur 12 & 24-Kerner verkaufen, die anderen Modelle würden dann erst starten, wenn genug defekte Exemplare zusammen gekommen wären. Das würde sich von der Nachfrage aber überhaupt nicht rechnen, es gäbe gleich zu Anfang schlechte Presse und viele Kunden würden die gesamte Generation als "uninteressant" abstempeln, weil ihr 8-Kerner nicht dabei ist.
Es geht auch nicht nur darum ob etwas funktioniert oder nicht sondern auch darum ob die Spezifikationen des Produkts erfüllt werden. Was bringen einem Kerne die zwar funktionieren aber z.B. die Taktfrequenz nicht schaffen, ganz einfach zu viel Strom fressen oder andere Probleme in den Eigenschaften haben die auf eine zu kurze Lebensdauer hindeuten? Herzloch wenig. Dazu noch eines der größten "Probleme" überhaupt, die Nachfrder Kunden welche ganz einfach nicht mehr Kerne benötigen und sich das Geld sparen wollen.
Das muss man sehen denn die unteren Preisklassen wird man auch mit der vorherigen Generation bedienen können. Da aber die 6 kernigen CCDs nur von den 6 Kernern genutzt werden dürften und die anderen auch auf den Modellen mit mehreren CCDs zum Einsatz kommen benötigt man keine allso hohe Ausschussrate um genug zusammenzubekommen, schließlich kommen die CCDs auch bei Epyc, Threadripper und Co. zum Einsatz. Da kamen bisher bis zu 12 Stück zum Einsatz.
6 Kern CCDs wären mir neu. Ich weiß bisher nur von dem 12er und dem 32 Kern CCD (Venice) für EPYC. Ich würde sogar davon ausgehen, dass EPYC künftig ausschließlich mit den großen CCDs bestückt wird.
Medusa Point mit 4+4(+2?) gäbe es natürlich auch noch als günstigere Alternative.
Medusa Point mit 4+4(+2?) gäbe es natürlich auch noch als günstigere Alternative.
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