News Chartered stellt 32 nm und 28 nm-Chips in Aussicht

User-News

Von Bobo_Oberon

Hinweis: Diese "User-News" wurde nicht von der Planet 3DNow! Redaktion veröffentlicht, sondern vom oben genannten Leser, der persönlich für den hier veröffentlichten Inhalt haftet.
Der einstmalige K8-Fremdfertiger Chartered stellt in einer Firmenmesse Asia Pacific Tech Forum in Taiwan, Hsinchu am 2. (PDF) und in China, Shanghai am 4. September (PDF) die Roadmap für die kommenden Technologien vor. Die Digitimes aus Taiwan will erfahren haben, dass im vierten Quartal 2009 die Pilotfertigung in 32 nm-Technik eingeführt wird. Die 28 nm Pilotfertigung erwarten Brancheninsider in der ersten Hälfte 2010.

Die Chips in 32 nm werden dabei in SOI-Technik gefertigt und der 28 nm-Node nutzt High K Dielektrika mit Metall-Gates. Chartered setzt daher wie die IBM-Allianz üblich bei 32 nm und kleiner auf den "Gate First"-Ansatz. Die Nummer eins der Auftragsfertiger TSMC und Branchenführer Intel setzen hingegen auf den "Gate Last"-Ansatz.

Überraschend ist das nicht, da IBM die Grundzüge dieser Fertigung zusammen mit Industriepartnern Samsung und Chartered in der "Common Platform" entwickelte. Darüber hinaus pflegt Big Blue weitere Technologieabkommen mit Einzelpartnern wie Infineon, Freescale Semiconductor, STMicroelectronic und AMD/Global Foundries.

Chartered gilt als Erfinder des Geschäftsmodells Auftragsfertigung und ist gemessen am Umsatz die aktuelle Nummer drei im Foundry-Geschäft. Die Spezialisten aus Singapur haben zur Zeit 6 Fabs, wovon 5 davon 200 mm-Wafer nutzen und eine Chipfabrik moderne 300 mm-Wafer-Technik einsetzt.


Siehe dazu die Meldung: "CHARTERED TO SHOWCASE LEADING-EDGE TECHNOLOGY AND MANUFACTURING SOLUTIONS AT 2009 ASIA-PACIFIC TECHNOLOGY FORUMS",
- sowie die ältere P3D User-News zum Stand von TSMCs Roadmap 2009 - 2011: "TSMCs Zeitplan fuer 28 nm Produkte",
- "AMDs Fusion ab 2011 in 32 nm".

MFG Bobo(2009) Martin Bobowsky
 
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Dabei geht es um die Reihenfolge in der die Schichten aufgebracht werden. Wenn ich gate first (war vor HKMG der Standard) mache, muss ich Materialien für die Elektrode (heute aus Metall) suchen, die durch spätere Bearbeitungsschritte (hohe Temperaturen sind hier wohl der kritische Parameter) nicht zerstört werden. Bei gate last habe ich dieses Problem nicht, muss aber einen ganz anderen Prozess fahren wie bisher. Dies hat dann Vor- aber eben auch Nachteile. Intel verwendet aktuell bei seinem 45 nm HKMG Prozess einen Gate First Ansatz.

MfG @

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Hier erklärt es ein Profi.
 
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Bobo_Oberon

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[3DC]Payne;4021861 schrieb:
Was ist der Unterschied zwischen Gate First und Gate Last?
Die Methode "Gate First" weicht weniger stark von den bisherigen Fertigungsschritten ab. Ist sozusagen mit weniger unbekannten (-> teuren) Risiken behaftet.

Der Vorteil von "Gate Last" besteht laut den Angaben von Intel, dass die Transistoren für PMOS- und NMOS-Schaltungen weiter optimiert werden können. Intel nutzt als Material zwischen dem Metall-Gate und dem Dielektrikum (ein Isolator aus HafniumOxidNitrid/HafniumOxid) TitanNitrid (TiN) für PFETs* und TitanAluminiumNitrid (TiAlN) für die NFETs**
Auch die Strain-Methode kann besser optimiert werden. Die mechanische "Streckspannung" im Si-Ge Kristallgitter bleibt besser erhalten.

Auch der scharfe Chartered-Konkurrent TSMC hat sich für den Weg entschieden, den Intel ab 45 nm verwendet. Man darf nicht vergessen, dass die Auftragsfertiger Nr. 1 praktisch Jahr für Jahr die Resourcen hat über eine Milliarde US-Dollar in neue Anlagen zu investieren. Diese Kraftleistung im "Milliarden-Dollar-Club" haben nur noch Samsung und Intel die letzten Jahre gezeigt.

MFG Bobo(2009)


* = Positive Channel Field Effect Transistor. Dotier-Elemente im Halbleiter sind dreiwertige Elemente wie Bor. -> "Lochleiter".
** = Negative Channel Field Effect Transistor. Dotier-Elemente im Halbleiter sind fünfwertige Elemente wie Phosphor und Arsen. -> "Elektronenleiter".
 
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