Der allgemeine Ryzenthread.
- Ersteller Oi!Olli
- Erstellt am
MagicEye04
Grand Admiral Special
Für alle, die sich keine halbe Stunde lang das Video anschauen wollen oder können - was ist die Kernaussage?
Maverick-F1
Grand Admiral Special
In ganz kurz:
Zen 7 soll für Epic (bis zu) 36C-Chiplets bringen, die kompakt genug wären, um auch 2 Stück davon auf AM5 bringen zu können - und die entsprechenden IODs sollen/sind auf- bzw. abwärtskompatibel, sodass die auch angebunden werden können und mit DDR5 funktionieren.
Zen 7 soll für Epic (bis zu) 36C-Chiplets bringen, die kompakt genug wären, um auch 2 Stück davon auf AM5 bringen zu können - und die entsprechenden IODs sollen/sind auf- bzw. abwärtskompatibel, sodass die auch angebunden werden können und mit DDR5 funktionieren.
Dann müssten ja die genauen Abmessungen der Zen7 chiplets schon jetzt bekannt sein. Wurden die auch mitgeteilt, oder wurde das einfach so behauptet?
Abgesehen davon ob das möglich wäre, würde dual channel DDR5 bei so vielen Kernen schon ein Problem werden...
Sinnvoller wäre da eher ein kleiner EPYC mit 1- 2 CCDs mit einem 192bit LPDDR6-IO-Die, basierend auf der Verano Technologie (Verano ist ein Zen6 EPYC mit LPDDR).
Mit 24 bis 32 Kernen und 3D Cache ist AM5 schon ziemlich gut bedient.
Abgesehen davon ob das möglich wäre, würde dual channel DDR5 bei so vielen Kernen schon ein Problem werden...
Sinnvoller wäre da eher ein kleiner EPYC mit 1- 2 CCDs mit einem 192bit LPDDR6-IO-Die, basierend auf der Verano Technologie (Verano ist ein Zen6 EPYC mit LPDDR).
Mit 24 bis 32 Kernen und 3D Cache ist AM5 schon ziemlich gut bedient.
MagicEye04
Grand Admiral Special
Da wäre eher die Frage, ob das AMD das überhaupt möchte.
Schon mit zen5c könnte man 32 Kerne auf AM5 bringen. Das wäre halt nix für Spieler, sondern nur für Leute, die viele Kerne brauchen. Und ob es dafür einen ausreichend großen Markt gibt? Den recht übersichtlichen Threadripper-Markt würde man dann auch noch kanibalisieren.
Aber wenn ich sehe, dass von zen5 (4nm) auf zen6 (2nm) nur 50% mehr Kerne drauf passen, müsste die Fertigung ja schon auf deutlich unter 1nm gehen für eine ähnliche Steigerung (auf18 Kerne). Wo dann Potential für eine weitere Verdoppelung der Kerne herkommen soll, da fehlt mir die Fantasie.
Schon mit zen5c könnte man 32 Kerne auf AM5 bringen. Das wäre halt nix für Spieler, sondern nur für Leute, die viele Kerne brauchen. Und ob es dafür einen ausreichend großen Markt gibt? Den recht übersichtlichen Threadripper-Markt würde man dann auch noch kanibalisieren.
Aber wenn ich sehe, dass von zen5 (4nm) auf zen6 (2nm) nur 50% mehr Kerne drauf passen, müsste die Fertigung ja schon auf deutlich unter 1nm gehen für eine ähnliche Steigerung (auf18 Kerne). Wo dann Potential für eine weitere Verdoppelung der Kerne herkommen soll, da fehlt mir die Fantasie.
Maverick-F1
Grand Admiral Special
Auf diese "Bedenken" geht er auch in dem Video ein!
Die "voraussichtlichen" Abmessungen hat er von einem Leak - da lag er in der Vergangenheit auch schon hin und wieder mal richtig...
Wie schon gesagt: Es ist eine Spekulation, an der so einige wenn & abers hängen (sie z.B. auch letztes Kapitel des Videos) - aber die grundsätzliche Möglichkeit finde ich halt schon spannend - mehr auch nicht!
Die "voraussichtlichen" Abmessungen hat er von einem Leak - da lag er in der Vergangenheit auch schon hin und wieder mal richtig...
Wie schon gesagt: Es ist eine Spekulation, an der so einige wenn & abers hängen (sie z.B. auch letztes Kapitel des Videos) - aber die grundsätzliche Möglichkeit finde ich halt schon spannend - mehr auch nicht!
Mit CFETs soll die Transistordichte wieder deutlich steigen, das kommt aber wirklich frühestens mit 1nm um 2030 herum.
Bei A14 muss man mit ca. 20% mehr Dichte auskommen. Es würde mich auch wundern wenn wir da für Desktop bei Zen7 schon mehr als 12 Performance Kerne pro CCD sehen.
Die viel interessierte Frage wäre eigentlich, was einen Zen7 Kern von Zen6 unterscheidet. Bisher weiß man nur von neuen Matrix Operationen. Selbst über Zen6 wissen wir eigentlich bisher nicht viel...
Zen 5 vs 5c.
Ich versuche gerade etwas besser rauzuarbeiten bzw. zu verstehen wie sich Zen 5 und 5c unterscheiden (Weil der Wikipedia-Artikel zu Zen5 absolut bescheiden war in dieser Hinsicht). Irgendwie finde ich aber extrem wenig brauchbare Infos dazu (oder stelle mich dumm an beim Suchen). Kennt jemand einen deep-dive, sowohl zu den Servern als auch zu den APU/Mobil-Chips? Zu Strix Point hat Chips and Cheese ein Deep Dive, zu Krackan Point habe ich keinen Artikel gefunden, der die Aufteilung der Cores und des L3-Caches aufzeigt.
Ich versuche gerade etwas besser rauzuarbeiten bzw. zu verstehen wie sich Zen 5 und 5c unterscheiden (Weil der Wikipedia-Artikel zu Zen5 absolut bescheiden war in dieser Hinsicht). Irgendwie finde ich aber extrem wenig brauchbare Infos dazu (oder stelle mich dumm an beim Suchen). Kennt jemand einen deep-dive, sowohl zu den Servern als auch zu den APU/Mobil-Chips? Zu Strix Point hat Chips and Cheese ein Deep Dive, zu Krackan Point habe ich keinen Artikel gefunden, der die Aufteilung der Cores und des L3-Caches aufzeigt.
In folgendem Artikel wird der Unterschied zwischen den Desktop/Server und Mobile Zen 5 Kernen gut aufgezeigt:
https://www.numberworld.org/blogs/2024_8_7_zen5_avx512_teardown/
Bezüglich Zen 5c habe ich gerade nichts zur Hand, bei Kraken Point gibt es allerdings nur einen CCX für alle 8 Kerne mit einem gemeinsamen L3. Bei Strix Point waren das ja noch 2 getrennte CCX weil AMD bisher nicht mehr als 8 Kerne in einem CCX unterbringen konnte (das sollte man aus der Produkt Spezifikation von AMD einfach ableiten können).
Der größte Unterschied beim 5c sollten ansonsten das physical design mit weniger Retimern (ergibt weniger Fläche und fmax) und der weiter auf Fläche optimierte, kleinere L3 sein.
https://www.numberworld.org/blogs/2024_8_7_zen5_avx512_teardown/
Bezüglich Zen 5c habe ich gerade nichts zur Hand, bei Kraken Point gibt es allerdings nur einen CCX für alle 8 Kerne mit einem gemeinsamen L3. Bei Strix Point waren das ja noch 2 getrennte CCX weil AMD bisher nicht mehr als 8 Kerne in einem CCX unterbringen konnte (das sollte man aus der Produkt Spezifikation von AMD einfach ableiten können).
Der größte Unterschied beim 5c sollten ansonsten das physical design mit weniger Retimern (ergibt weniger Fläche und fmax) und der weiter auf Fläche optimierte, kleinere L3 sein.
Der größte Knackpunkt scheint ja zu sein dass die Zen 5c Kerne nicht so taktbar sind wie die normalen und das deutet für mich schon auf ein anderes Transistor Design und vermutlich auch auf eine andere Anordnung der Komponenten der Kerne hin. Platz kann man ja schon damit sparen das man aufgrund der geringeren Abwärme, z.B. weil die Kerne nicht mehr so viel Taktfrequenz vertragen, ganz einfach weniger Fläche für deren Verteilung benötigt um Hotspots zu vermeiden. Bereits das kann die Dimensionierung der einzelteile so verändern das alles neu angeordnet werden muss.
Die unterschiede können also auf dem Papier gering sein, sich aber deutlich auf das Design und dessen Flächenbedarf auswirken.
Die unterschiede können also auf dem Papier gering sein, sich aber deutlich auf das Design und dessen Flächenbedarf auswirken.
Ok, das hilft schon mal, ich konnte das einfach nirgends finden. Ich hatte das so interpretiert, dass man bei Strix Point die Zen 5 und 5c wegen der unterschiedlichen Frequenz in verschiedene CCX ausgelagert hat, konnte mir aber nicht vorstellen, wie man z.B. bei einem Ryzen AI 5 330 8MB Cache sinnvoll auf zwei verschiedene CCX mit 1+3 Kernen aufteilen kann, da ginge die Leistung komplett flöten.
Generell finde ich das seitens AMD extrem unterdokumentiert, und ein Grossteil der Infos (z.B. zu einem kleineren Chips namens "Krackan Point 2") sind irgendwelche Spekulationen von Online-Seiten, die gegenseitig abschreiben was der andere berichtet. Das kann ich dann auch schlecht als Beleg verwenden.
MagicEye04
Grand Admiral Special
Mit Tiefseetauchen hab ich zwar nix am Hut. 
Aber was man anhand von Bildern der dies auf diesersen Seiten sehen kann, heißt für mich:
Zen5c hat 16 Kerne mit gemeinsamem 32MB L3-Cache auf einem die. Bei zen5 sind es 8 Kerne mit 32MB L3.
Aber was AMD jeweils weggelassen oder optimiert hat, um bei gleichem Flächeninhalt die doppelte Kernzahl zu ermöglichen, ist mir auch noch ein Rätsel. Der halbe Cache allein kann es nicht sein.
Aber was man anhand von Bildern der dies auf diesersen Seiten sehen kann, heißt für mich:
Zen5c hat 16 Kerne mit gemeinsamem 32MB L3-Cache auf einem die. Bei zen5 sind es 8 Kerne mit 32MB L3.
Aber was AMD jeweils weggelassen oder optimiert hat, um bei gleichem Flächeninhalt die doppelte Kernzahl zu ermöglichen, ist mir auch noch ein Rätsel. Der halbe Cache allein kann es nicht sein.
Laut Bildern ist Strix Point ein Singlechip Design, ein Chiplet Design hat Strix Halo. Ausgelagert ist also nichts. Vielleicht die CCX mit den CCDs verwechselt? Auch die Trennung an sich ist bei mehr als 8 Kernen nicht weiter verwunderlich da bei Zen 5 bisher alle Produkte lediglich 8 Kerne pro CCX besaßen. Bei den CCD Chiplets ist meiner Erinnerung nach seit Zen 3 nur noch ein CCX drin, davor waren es 2x 4 Kern CCX pro CCD.
Hinzu kommt das lt. Wikipedia die Zen 5 Kerne 16 MB L3 und die Zen 5c Kerne lediglich 8 MB L3 Cache haben sollen.
Geht man nach Wikipedia dann geht Strix Point auch nich bis auf eine 1+3 Config sondern lediglich auf eine 3+5 Config runter, 1+3 wäre das Lager von "Krackan Point" der max. eine 4+4 Config zu haben scheint. Die L3 Aufteilung habe ich dort nicht entdeckt sondern lediglich eine Gesammtgröße von 16 MB. Ich vermute aber das sich dort alle 8 Kerne den L3 Cache teilen.
Zen 5 – Wikipedia
AMD ist in der Tat sehr verschwiegen bei ihren Produktspezifikationen.
Bei den HotChips 24 Folien wurde mal auf die genaue Strix Point und Granit Ridge CCX Konfiguration eingegangen:
Die Beschreibung zu Zen 5c dort ist aber immernoch relativ nichtssagend.
Folgende AMD Folie zeigt, dass das Turin Dense CCD nur ein CCX mit 16 Zen 5c Cores hat.
Bei den HotChips 24 Folien wurde mal auf die genaue Strix Point und Granit Ridge CCX Konfiguration eingegangen:
Die Beschreibung zu Zen 5c dort ist aber immernoch relativ nichtssagend.
Folgende AMD Folie zeigt, dass das Turin Dense CCD nur ein CCX mit 16 Zen 5c Cores hat.
Cache schrumpft tatsächlich relativ schlecht mit sinkender Strukturbreite, was ein echtes Problem ist, weil der Cache einen immer grösseren Flächenanteil von CPUs einnimmt, von dem her hat ein halbierter Cache schon einen recht starken Effekt, zudem wird Zen 5c im Serverbereich gemäss US Wikipedia in einem feinere Fertigungsverfahren als Zen 5 hergestellt.
Ich habe mal gelesen dass AMD die Grösse von Cache auf Kosten der Latenz reduzieren konnte, da müsste ich aber den Artikel nochmals finden, und dann müsste man auch wissen, ob sie das wirklich nutzen, und für welche Produkte.
Die Info habe ich reingeschrieben, ich kann sie aber nur für Strix Point belegen an Hand von https://chipsandcheese.com/p/amds-strix-point-zen-5-hits-mobile
Bei den Servern sieht es anders aus, dort sind die Werte doppelt so hoch (32 MB für 8 Zen 5 Kerne bzw. 32 MB für 16 Zen 5c Kerne)
Bist du dir dann bei der L3 Aufteilung bei Strix Point so sicher?
Bisher war es ja eher so das die normalen Zen Kerne bei den Single Chip APUs nur halb so viel L3 bekamen als die Variante auf den CCDs, bei Strix Point würde das aber nicht nur auf den Kopf gestellt weil dort die 4x Zen 5 Kerne das gleiche L3 Verhältnis hätten aber die 8x Zen 5c Kerne nur halb so viel L3 hätten wie bei dem Zen 5c Chiplet für die Serverwelt.
Ich für meinen Teil hätte da eher gedacht das es genau anders herum wäre weil die Zen 5c Kerne ohnehin schon weniger bekamen.
Auf die Gesammtmenge L3 hätte das ja keinen Einfluss ob es um 16 MB + 8 MB oder 8 MB + 16 MB geht aber 1 MB L3 pro Zen 5c Kern halte ich für zu wenig, wodurch sich das zu negativ auf deren Performance auswirken könnte.
Edit:
Weißt du ob sich bei "Phoenix2" die Zen 4 und Zen 4c Kerne einen CCX und damit einen L3 teilen? Das könnte ja auch für "Krackan Point" relevant sein.
Zuletzt bearbeitet:
Strix Point ist einfach. Das steht in der von mir verlinkten hot chips Folie 20:
CPU
▪ 4C8T "Zen 5" – 1MB L2/core,
16MB L3 CCX
▪ 8C16T "Zen 5c" – 1MB L2/core,
8MB L3 CCX
Die Performance kann dabei durchaus leiden, wenn die 4 Performance Kerne nicht ausreichen. Das war wohl eher eine Art Notlösung um mit den vielen E-Cores zu konkurrieren.
Für Turin Dense hat man da eindeutig mehr Arbeit investiert.
Auf Strix Point Die-Shots lässt sich auch schön sehen wie viel kleiner dort Zen 5c im gegensatz zu Zen 5 ist. Dabei haben aber wohgemerkt beide die kleinere FPU mit nur 256bit Datenpfaden.
www.tweaktown.com
CPU
▪ 4C8T "Zen 5" – 1MB L2/core,
16MB L3 CCX
▪ 8C16T "Zen 5c" – 1MB L2/core,
8MB L3 CCX
Die Performance kann dabei durchaus leiden, wenn die 4 Performance Kerne nicht ausreichen. Das war wohl eher eine Art Notlösung um mit den vielen E-Cores zu konkurrieren.
Für Turin Dense hat man da eindeutig mehr Arbeit investiert.
Auf Strix Point Die-Shots lässt sich auch schön sehen wie viel kleiner dort Zen 5c im gegensatz zu Zen 5 ist. Dabei haben aber wohgemerkt beide die kleinere FPU mit nur 256bit Datenpfaden.
Check out this beautiful die shot of AMD's new Ryzen AI 300 'Strix Point' APU
AMD's new Ryzen AI 300 series 'Strix Point' APU die shot revealed: TSMC 4nm process node, Zen 5 CPU, RDNA 3.5 GPU, XDNA2 NPU in great detail.
www.tweaktown.com
Schau mal in unseren APU-Thread. Im Startpost gibt es zwei Tabellen, die ich immer aktuell halte. In der 2. Tabelle (APU-Modelle) sind auch die Cache-Größe und die selten zu findenden "overall TOPS" aufgeführt. Die Daten stammen von AMD, die Angaben zu den verwendeten Dies ergeben sich aus dem Zusammenhang.
Danke für die diversen Meldungen, ich muss das mal alles in Ruhe durchlesen und werde dann den Wikipedia-Artikel ergänzen. Falls jemand Linux auf einer Zen 5 APU betreibt (ich habe nur ältere Hardware zur Hand), wäre die Ausgabe von lstopo (Bei Ubuntu/Debian im Paket hwloc) spannend, das gibt aus wie die Hardware hierarchisch aufgebaut ist.
