EMIB - Intels Interposer-Alternative für Multi-Chip-Packages

Complicated

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Da seit längerem darüber Spekuliert wird wie AMDs Interposer-Strategie aussieht und mit dem Fiji-Chip, welcher in den Fury, Fury X und Nano Grafikkarten zum Einsatz kommt, mittlerweile auch ein erstes Interposer-Design im Markt angekommen ist, hier ein Blick auf Intels Aktivitäten in diesem Bereich.

Das fehlen von Ankündigungen seitens Intel wie sie kommende 3D-Stacking Technologien verwenden wollen hat bisher in den Hardware Redaktionen für wenig Verwunderung oder Fragen gesorgt. Es wird zumindest nirgendwo thematisiert ob Intel 3D-Stacking in kommenden Produkten verwenden wird und wenn ja auf welche Weise.

Intel selber hat sich recht früh zur Nutzung von, gemeinsam mit Micron entwickeltem, HMC-Speicher entschieden. Dieser wird auch zunächst einmal nicht JEDEC-zertifiziert und wird durch das HMC-Konsortium spezifiziert.

Zur Verbindung verschiedener Dies hat Intel mit Altera eine Technik entwickelt namens EMIB (Embedded Mulit-Die Interconnect Bridge)
emib-heterogeneous-die-trans-16x9-graphic.png.rendition.intel.web.480.270.png

Intel wählt hier nun einen anderen Ansatz um die Chips zu verbinden. Sie wollen bei bewährten Verfahren der Die-Fertigung bleiben die auf TSVs verzichtet und keinen Interposer benötigt. Auf diese Weise umgeht man einige knifflige Produktions-und Packaging Schritte, welche auch zu einer kleineren Ausbeute an Stückzahlen des fertigen Produktes führen. So sollen deutlich Kosten gespart werden.

emib-die-zoom-blue-16x9-graphic.png.rendition.intel.web.480.270.png


Intel verbindet verschiedene Chips mit einem "Embedded Interconnect", der in das Substrat eingearbeitet wird. Auf diese Weise benötigen die Chips lediglich an der Stelle Microbumps wo der Embedded Interconnect zu einem anderen Chip (die-to-die) dies benötigt, während der Rest des Chips ganz normal wie bisher angebunden wird duch das Substrat. Der Vorteil den Intel hier sieht ist, neben der Kostenersparnis, ist die fehlende Limitierung durch die maximale Interposer-Größe.

emib-flex-scaling-trans-16x9-graphic.png.rendition.intel.web.480.270.png

Vor allem die mögliche Skalierung des Designs in alle Richtungen betont Intel hierbei auf der Homepage. Ein Vergleich zwischen einem Interposer 2.5D Design und einem EMIB-Design zeigt die simplere Anbindung, wobei die Grafik allerdings auch zeigt, dass zusätzlicher Platz auf dem Chip für das Interface von EMIB benötigt wird.

emib-anticipate-norm-yield-blue-16x9-graphic.png.rendition.intel.web.480.270.png


Das Whitepaper von Altera geht hierfür weiter in das Detail:
https://www.altera.com/content/dam/...nabling-nextgen-with-3d-system-in-package.pdf

attachment.php
 

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sompe

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Klingt zwar in der Theorie nett aber ich kann mir vorstellen das solch unterschiedliche Bump Größen beim Verlöten Probleme machen könnten und es schon alleind eshalb wieder andere Ausfallgründe gibt. Ein großer, dicker Bump benötigt zum aufschmelzen einfach mehr Zeit und Platz weshalb ich mir vorstellen kann das hier gerade die zusätzlichen Micro Bumps eine Sonderbehandlung wie z.B. eine erhöhte Position benötigen werden.
 

sompe

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So wie ich das sehe ist der größte Unterschied in den zusätzlichen Micro Bumps begrüdet und die entsprechenden Pads und Verbindungen wollen im Package Substrat erstmal realisiert werden.
 

IT-Extremist

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Wie kommt Altera dazu auf Seite 8 im PDF Unsinn zu schreiben, wie daß Interposertechnik langsamer wäre?
Das Bild ist eigentlich ja auch eine Frechheit, wollen die uns verarschen?

Links:
Großer FPGA + Links/Rechts 2 kleine Dies

Rechts:
3 FPGAs

Für einen Vergleich hätten die mal lieber die selben 3 Chips in beiden Packages zeigen sollen!

Das mit den längeren Verbindungen durch den Interposer ist doch auch Unsinn.
Sieht man schön beim mittleren und rechten FPGA, warum ist da der Interconnect in der Mitte eingezeichnet?
Wohl nur, weil man so behaupten kann die Verbindungen wären viel länger...

altera.jpg
 
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sompe

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Es ist Werbung, natürlich wollen sie einem für dumm verkaufen und sich im besten Licht dastellen denn der gesunde Menschenverstand sollte einem die Frage stellen was einem beim Interposer Design daran hindert ebenfalls nur die erste Bumpreihe zu nutzen..
 

Complicated

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So wie es ja bei HBM geschieht, wo das PHY auf dem Logic-Die ebenfalls am Rand ist. Die Darstellung ist mit Chips ohne unterliegendem Logic-Die.
 

IT-Extremist

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Werbung sollte aber nicht so offentlichtlicher Unsinn sein.
Wahrscheinlich werden CB, PCGH,... wieder darüber berichtne und auf Intel-Jubelperser machen.
Die Leser glauben das dann:\
 

sompe

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@IT-Extremist
Sieh es als Intelligenztest an.....

@Complicated
Ein anderer Punkt ist für mich aber auch der im Substrat eingearbeitete Bereich für den Anschluss der Micro Bumps.
Woraus besteht er nochmal, wie wird er eingearbeitet und wie wirkt es sich auf die Fehlerquote aus?

Unterm Strich sehe ich die Zukunft beider Technologien eher in unterschiedlichen Bereichen.
EMBI sehe ich eher im mobilen Bereich zum Einsatz kommen da hier tendenziell nicht allso viele Datenverbindungen zum Einsatz kommen und der Preiskampf deutlich größer ist.
Die Interposer Technologie sehe ich eher im Hochleistungssegment zum Einsatz kommen da hier deutlich öfter Breitbandverbindungen mit vielen Datenleitungen benötigt werden und sie hier ihre Vorteile voll ausspielen kann.

Worauf aber überhaupt nicht eingegangen wurde....man könnte beide Technologieen auch kombinieren. Die internen Breitbandverbindungen einer Baugruppe auf den Interposer und mehrere dieser Baugruppen per EMBI in einem großen Package vereinen.
 
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Woerns

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Normalerweise benötigt man keine größeren Chips, weil die Fertigungsverfahren immer kleinere Strukturen ermöglichen.
Ist Intel etwa der Meinung, dass es mit der Miniaturisierung bald ein Ende hat? *buck*
MfG
 

Complicated

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@Complicated
Ein anderer Punkt ist für mich aber auch der im Substrat eingearbeitete Bereich für den Anschluss der Micro Bumps.
Woraus besteht er nochmal, wie wird er eingearbeitet und wie wirkt es sich auf die Fehlerquote aus?
Das sind im Prinzip kleine Interposer aus Silizium. Anstatt alle Chips auf einen großen zu packen, werden eben kleine Interposer-Brücken nur für die PHY-Fläche verwendet. Die GPU/CPU Chips (Ich nutze jetzt mal "Logik-Chips" als Terminus) werden um die Fläche des Interposer-Interfaces vergrößert - im Prinzip wie auf GPUs mit GDDR5 Anbindung wo noch ein Interface dazu kommt. Die EMIB-Brücken sind auf 28Gbps Bandbreite spezifiziert.
 
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sompe

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Also unterm Strich das gleiche Prinzip, nur das man sich die entsprechenden Bereiche zurecht puzzelt? Ich kann mir vorstellen das dies noch ganz andere Probleme bereiten könnte.
 

IT-Extremist

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Ich kann mir vorstellen das dies noch ganz andere Probleme bereiten könnte.
Ist nicht schon mal die Ausdehnung bei Wärme ein Problem?

Silizium dehnt sich doch ganz anders wie das eigentliche Package aus, deswegen sind so kleine Verbindungen auch erst mit einem Interposer aus Silizium möglich.



Better yet since an interposer is silicon it will have the same thermal expansion rate as the logic dies. PCBs like the package substrate obviously has a very different thermal expansion rate. This means you can make tiny bumps on the top of the interposer and not worry about hilarious thermal whoopsies like this one.
http://semiaccurate.com/2015/05/19/amd-finally-talks-hbm-memory/

Bei EMIB sitzt die Die auf 2 Materialien mit unterschiedlicher Ausdehnung.
 
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MIWA

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@IT-Extremist
Sieh es als Intelligenztest

Das Problem ist das die bilnden in der Überzahl sind
Vor kurzem bin ich durch Zufall bei Toms Hardware Forum auf volgendes gestoßen
Ein User hatte bei 4K nicht genug power mit sein 390 oder 380 und darauf hin haben in ca 10 Leute Geraten sein 8350 gegen ein Xeon oder i5 zu tauschen. ???
Sorry fürs of toffic
 

Complicated

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eSilicon-HBM-Presentation-Slide32.jpg


Der obere linke Organische Interposer könnte bei Intels EMIB zum Einsatz kommen
 

Complicated

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Keynote bei der IMAPS Device Packaging Conference 2016
http://www.3dincites.com/2016/03/emib-keynote-take-aways-from-imaps-dpc-2016/

While EMIB has not yet been used to package HBM, Mahajan says it is compatible with the technology, as it offers localized high-density interconnects to enable high bandwidth links. Currently, EMIB has been used to package Altera’s Stratix 10 FPGA.
Das erste Produkt mit EMIB wird ein Altera Stratix 10 FPGA. Und EMIB ist kompatibel zu HBM.
 
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Complicated

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Jetzt geht es bei Intel Schlag auf Schlag mit den EMIB-Produkten. Nachdem die Entwicklung der Xeon Phi-Prozessor Reihe nun radikal gestoppt wurde verkündet Intel direkt deren Nachfolger. Der Xeon ISX-H soll mit EMIB die CPU-Kern-Anzahl pro MCM auf bis zu 44 Kerne erhöhen:
https://www.heise.de/newsticker/meldung/Xeon-Phi-ist-tot-es-lebe-der-Xeon-H-3891026.html
Wie schon bekannt, wird Intel 2018 den Skylake-SP-Nachfolger Cascade Lake im verbesserten 14-nm++-Prozess als Xeon Scalable Performance (SP) herausbringen. 2019/20 sollen dann die Ice Lake Scalable Xeons (ISX-SP) in 10 nm+ folgen, mit bis zu 38 Kernen, acht Speicherkanälen und mit bis zu 32 GByte High Bandwidth Memory (HBM2) on board. Man hört aber von einer nur mäßigen Bandbreite von 650 GByte/s – zum Vergleich: NECs Aurora schafft mit HBM2 1,2 TByte/s. Die normale Xeon-SP-Linie soll dann noch um eine spezielle Version ISX-H (Codename Knights Cove) mit 38 oder 44 Kernen erweitert werden, der als Nachfolger vom Xeon Phi gedacht ist.

ISX-H
Der 44-Kerner soll dabei ein MCM sein, bestehend aus zwei Chips à 22 Kernen. Er soll im Linpack etwa 40 Prozent schneller sein als der normale ISX mit 24 Kernen und dürfte folglich mit rund 30 Prozent niedrigerem Takt laufen. Man hörte auch schon von den für 2021 vorgesehenen Nachfolgern Ice Age und Knights Run, die dann wohl für Aurora vorgesehen sind.
 

BoMbY

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Jaja, so schnell ändern sich die Zeiten:

rK6UFUdg.jpg


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Die Liste der Produkte mit EMIB:
17.JPG


8th_Gen_Intel_Core_processor_with_Radeon.JPG


584.JPG


630.JPG




Und es deutet sich an, als ob AMDs mobile Vegas ebenfalls den HBM2 mit EMIB anbinden werden. Darauf deutet die Höhe des Packages hin, welches mit 1,7 mm ebenso niedrig ist wie das Package der Intel G-Serie.
 
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