News Erste Details zu AMDs Zen-Prozessoren

[Onkel_Dithmeyer]

Der Nutzer “AMD Polaris” hat im Anandtech-Forum erste genauere Spezifikationen zu AMDs kommenden Zen-basierte Prozessoren genannt. Zwar nennt er auch AM4-Versionen, es könnte sich dennoch um Opteron-Prozessoren handeln. Denkbar wären daher auch höher getaktete Consumer-Chips.
(…)

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[tm0975]

vermutlich alles server-prozessoren. jetzt bitte noch pünktlich starten.

 

[Muku-Muku]

Vermutlich geht es um Alltagsanwendungen, denn wie der Autor erwähnt, soll die AVX- und FMA-Leistung, im Gegensatz zum Bulldozer, nicht so berauschend sein. Also ein Prozessor für heute und nicht für morgen. Das könnte für AMD tatsächlich aufgehen, denn AVX-Anwendungen sind rar und das von AMD bisher unterstützte FMA4 abseits einiger BOINC-Projekte quasi nicht vorhanden. Bis sich die Befehlssatzerweiterungen rund um AVX, AVX2 und co durchsetzt dürften schon neue Hardwaregenerationen ins Haus stehen.

Wenn die Prozessoren von AMD so gut werden, dann wird die Software bestimmt sehr schnell "optimiert"

 

[Atombossler]

... soll die AVX- und FMA-Leistung, im Gegensatz zum Bulldozer, nicht so berauschend sein.

Aha ...
Die war doch schon beim Bulli nicht so berauschend (der hatte aber wenigstens den nötigen Taktwums), und jetzt dann noch weniger berauschend?
Na gut, mal benches mit x264/x265 abwarten.
Das Interesse ist aber gerade mächtig gesunken ...
ZNver1 wirds also wohl nicht werden, dann eher ZEN++++++++++++ (irgendwann)

 

[mmoses]

Wenn die Prozessoren von AMD so gut werden, dann wird die Software bestimmt sehr schnell "optimiert"

Ist es in den letzten zwanzig Jahren schon einmal passiert, das SW auf AMD optimiert wurde ? ? ?
Ich kenn das nur andersrum !
http://www.planet3dnow.de/vbulletin/threads/336249-Immer-noch-Intel-Compiler-benachteiligt-AMD-CPUs
http://www.heise.de/ct/artikel/Prozessorgefluester-290014.html

Mmoe

 

[MacroWelle]

Bitte beachten - vor allem was Taktraten betrifft - dass es sich um ES-Chips handelt.

 

[OBrian]

Ist es in den letzten zwanzig Jahren schon einmal passiert, das SW auf AMD optimiert wurde ? ? ?
Ich kenn das nur andersrum !

so meinte er das ja wohl auch: "optimiert" in der Weise, daß die AMD-Schwächen besonders gefordert werden.


Aber Software wird meist gar nicht optimiert, und wenn, dann nur sehr langsam. Die meisten nehmen auch den Microsoft Compiler und nicht den von Intel, obwohl letzterer meist bessere Ergebnisse brächte und das nebenbei auch für AMD. Aber das ist den Entwicklern meist gar nicht so wichtig, es soll nur stabil laufen und die eigene Entwicklungsumgebung soll wie gewohnt laufen, damit man möglichst wenig Aufwand hat.

 

[Crashtest]

Also der GCC wurde doch ordentlich AMD optimiert; selbst Spiele hatten AMD Optimierungen - ich erinnere an Namen dieser Seite: 3Dnow! ;

Anwendungen werden auch AMD optimiert, gibt einige Boincapps mit XOP oder FMA4.

Hauptproblem:
viele Programme werden halt nur durch den Intel C Compiler gejagt ....

 

[Atombossler]

Bitte beachten - vor allem was Taktraten betrifft - dass es sich um ES-Chips handelt.

Das ist schon klar.
Aber die 5 Ghz wird er keinesfalls erreichen, da kann man schon froh sein wenn es runde 4 Ghz werden (Turbo).
Das zusammen mit der Einschätzung des schwächelnden AVX könnte dabei schlimmstenfalls zu Bulli Gleichstand (bei AVX) führen.
Das wäre nicht wirklich wünschenswert.

Hauptproblem:
viele Programme werden halt nur durch den Intel C Compiler gejagt ....

In diesem Falle ist das "Problem" aber deutlich geringer, da die Arch wesentlich dichter an der Intel Arch dran ist.
Somit sollte auch gerade mit dem Intel Compiler eine gute Optimierung hinzubekommen sein (vorausgesetzt er verschluckt sich nicht wieder am Vendor String).

 

[mmoses]

so meinte er das ja wohl auch: "optimiert" in der Weise, daß die AMD-Schwächen besonders gefordert werden.

Muss mir wohl entgangen sein....

Aber Software wird meist gar nicht optimiert, und wenn, dann nur sehr langsam. Die meisten nehmen auch den Microsoft Compiler und nicht den von Intel, obwohl letzterer meist bessere Ergebnisse brächte und das nebenbei auch für AMD. Aber das ist den Entwicklern meist gar nicht so wichtig, es soll nur stabil laufen und die eigene Entwicklungsumgebung soll wie gewohnt laufen, damit man möglichst wenig Aufwand hat.

Deswegen versteh ich nicht was soviele nach 8Kernern lechzen wo doch nach zwölf Jahren die Quote der Anwendungen, welche den zweiten Kern anwerfen gerade so 20% passiert hat, rechnet man Spiele und vor allem Benches raus , sieht es gaaaanz finster aus!

Also der GCC wurde doch ordentlich AMD optimiert; selbst Spiele hatten AMD Optimierungen - ich erinnere an Namen dieser Seite: 3Dnow!

Witzig ich erinnere mich noch recht genau, warum das AMD 2010 gekillt hat, weil´s kein Schwein implementiert hat! obwohl es bis 2006 besser war, als der ganze Intelramsch zusammen...

Das zusammen mit der Einschätzung des schwächelnden AVX könnte dabei schlimmstenfalls zu Bulli Gleichstand (bei AVX) führen.
Das wäre nicht wirklich wünschenswert.

Ja , DIR und hundertsechsundzwanzig anderen Nasen wird das schrecklich auf die Eier gehen....ABER wenn die Singlethreadperformance annähernd auf Intelniveau ,bei 3,5Ghz und akzeptablem Durst liegt , sind die wieder einigermassen im Rennen ...
In der Form , dass regelmässig die Frage im Raum steht "Kauf ich den i5 oder spar ich 30% und nehm AMD ?? ?" - und genau damm verdienen die nämlich wieder Geld und es geht weiter... da können die so Exotenfeatures wie AVX ruhig mal 3 jahre auf Eis legen!

Mmoe

 

[Hotstepper]

Das zusammen mit der Einschätzung des schwächelnden AVX könnte dabei schlimmstenfalls zu Bulli Gleichstand (bei AVX) führen.

Keine Ahnung wo du das her hast. Im orginal steht da:

Maybe it won't be strong in AVX and FMA but an average user won't realize it because the average user won't use the AVX and FMA capabilities.

was übersetzt soviel heist wie: Eventuell könnte es sein das AVX und FMA nicht stark sein werden...

Das ist keine konkrete Einschätzung sondern eher ein: Ich wäre nicht überrascht... der Teil ist offensichtlich pure Spekulation und auch als solche gekennzeichnet.

Mit an Sicherheit grenzender Wahrscheinlichkeit wird dies aber dazu geführt haben, dass Volker Rißka, von CB, schon dabei ist sämtliche AVX und FMA benches runterzuladen um sich nicht die Chance entgehen zu lassen ZEN im CB Test so richtig zu verreißen.... Nicht wahr Volker... du ließt hier doch sicher mit

 

[Peet007]

AMD´s Vorteil ist der acht mal so große L2 Cache gegenüber Intel, mit HTT könnte es einiges bringen. Da bin ich mal auf die ersten Tests gespannt.

Ein Interessanter Test wäre es mal z. B. unter Boinc Vollast die Benches laufen zu lassen. Ich denke mal das Intel mit dem nicht so gut klarkommt wie AMD. Oder wie sie die fps in den Spielen verhalten mit meinem alten Phenom II Sys gab´s da keine Probleme mit Boinc und Spiele nebenbei.

 

[Mente]

hm

wo war bulli langsam bei avx hat intel nicht den 4790k gebrauch um da vorne zu sein?
im entschlüsseln und h264/65 ist der bulli immer noch besser wie jeder i5 also ich wäre mal ruhig bei den blauen
abwarten tee trinken und hoffen das er bald das licht erblickt, dann können wir uns alle ein bild machen.
und zum tackt waren die bulli es nicht auch nur um 3ghrz getacktet?

lg

 

[WindHund]

Der Cache beim 24C/48T scheint etwas unrund zu sein: 8 / 32 MByte ?

Wenn sie mit dem Takt das Haswell IPC Level erreichen, dann Respekt... (3GHz vs 4GHz)

 

[deoroller]

Wenn die Prozessoren von AMD so gut werden, dann wird die Software bestimmt sehr schnell "optimiert"

Dazu müsste der Marktanteil höher sein. Im Moment ist AMD nur noch ein Schatten seiner selbst. Als die 64 Bit Erweiterung von AMD für Windows x64 ausgewählt wurde, hatte Intel noch nicht diese Dominanz, die sie heute haben.

 

[Alter Sack]

AMD´s Vorteil ist der acht mal so große L2 Cache gegenüber Intel, mit HTT könnte es einiges bringen. Da bin ich mal auf die ersten Tests gespannt.

Ein Interessanter Test wäre es mal z. B. unter Boinc Vollast die Benches laufen zu lassen. Ich denke mal das Intel mit dem nicht so gut klarkommt wie AMD. Oder wie sie die fps in den Spielen verhalten mit meinem alten Phenom II Sys gab´s da keine Probleme mit Boinc und Spiele nebenbei.

Nix da. 2MB für 4 Kerne, macht 512kbyte pro Kern, was auch sinnvoller ist. einen langsamen L2 hatten sie schon die letzten Jahre.

 

[Onkel_Dithmeyer]

AMD unterstützt kein AVX512 und Hardware und hat im Gegensatz zu Bulldozer keine FMA4-Unterstützung. Ich denke viel mehr Substanz ist da nicht unbedingt hinter.

 

[Holt]

In der Form , dass regelmässig die Frage im Raum steht "Kauf ich den i5 oder spar ich 30% und nehm AMD ?? ?" - und genau damm verdienen die nämlich wieder Geld

Wobei die Frage ist, ob sich wirklich genug Geld verdienen lässt, wenn man die Leistung eines i5, also von CPUs die aktuell zwischen 170 und 240€ kosten mit 25% Abschlag anbieten muss. Es wäre für AMD schon hilfreich auch CPU für mindestens den Preis des i7 6700k verkaufen zu können um Geld zu verdienen, aber wenn für den 4 Kerner mit 95W nur 3,5GHz bei Leistung auf dem Niveau eines Haswell im Raum stehen, dann dürfte das schwer werden.

Der Cache beim 24C/48T scheint etwas unrund zu sein: 8 / 32 MByte ?

Das ist mir auch aufgefallen:

L2/L3 variations: 2/8 MB, 4/16 MB, 8/32 MB, 12/64 MB, 16/64 MB
(512kb L2/core, 8MB/4 cores)

2/8 MB -> 4 Kerne
4/16 MB -> 8 Kerne
8/32 MB -> 16 Kerne
12/64 MB -> 24 Kerne bzgl. L2, 32 Kerne bzgl. L3
16/64 MB -> 32 Kerne
Die 24 Kerner haben also entweder den vollen L3 Cache oder da liegt ein Fehler vor, in der Liste von "Core counts are" steht auch kein 24 Kerner:

Core counts are: 4c/8t, 8c/16t, 16c/32t, 32c/64t.

Dafür steht er dann dort:

4 variants of ES Zen are available at the moment:
AM4 8 cores with 95W TDP
AM4 4 cores with 65W TDP
SP3 24 cores with 150W TDP
SP3 32 cores with 180W TDP

Nur ist hier kein 16 Kerner dabei. Es bleibt abzuwarten wie viel Wahrheitsgehalt in dem Beitrag steckt.

Was die Taktraten und den Verbauch angeht, so scheint sich wieder zu zeigen, was schon bei den neuen GPUs von AMD und NVidia zu beobachten ist, wo die von NVidia aus der 16nm Fertigung von TSMC deutlich sparsamer und taktfreudiger sind als die von AMD in 14nm von GF. Der 14nm Prozess ist eben von Samsung und dort sicher nicht für solche Chips entwickelt worden, sondern für ARM CPUs für Smartphone und Tablets die in ganz anderen Taktregionen und mit viel weniger TDP arbeiten, was dann auch zu den geringen Idle Taktraten und der geringen Leistungsaufnahme bei diesen Taktraten passt, nur wenn lässt seine CPU dauernd Idle?

Etwas seltsam ist auch:

the 32c/180W version has a 2.9GHz boost clock and the 24c/150W version has a 2.75GHz boost clock.

Also 180W für 32 Kerne würden rechnerisch 135W für 24 Kerne ergeben, wieso sollte der 24 Kerner der sogar 150W hat, dann weniger Takt bekommen? Es geht zwar um den boost Takt, also den bei dem die TDP überschritten wird und wenn wohl nicht alle Kerne voll genutzt werden, oder war doch der all core boost gemeint? Dann scheinen mir aber 2,9GHz für 32 Kerne bei 180W gegenüber dem 8 Kerner mit 95W der mit "all core boost is 3.05GHz" schafft, sehr wenig. Immerhin hat der 4x so viele Kerne bei nicht einmal doppelt so viel Watt und damit würde die Effizienz sich grob verdoppeln, wenn der Takt von 3,05GHz auf 2,9GHz, also im weniger als 5% zurückgenommen wird. Das würde bedeuten, dass die bei 3GHz schon in einem Bereich sind, wo jeder Taktsteigerung eine weit überproportionale Steigerung der Leistungsaufnahme bedeutet und damit wäre "expect 3.5GHz base clock for a retail 4c/95W variant" absoluter Blödsinn, wenn der bei 3,05GHz schon bei 65W liegt, zumal der Uncore Bereich bei den AM4 CPUs ja wohl identisch ist und bei den SP3 sicher mehr Leistung als bei den AM4 CPU aufnehmen dürfte.

Erklären könnte man das allenfalls über das Binning, wenn die 24 Kerner eben die Resteverwertung weniger gelungener 32 Kern Chips werden die nicht mit der gleichen Effizienz arbeiten und für die 4 Kerner mit 3,5GHz und 95W TDP eben dann die besonders taktfreudigen Chips genutzt würden, was dann eine schlechte Nachricht für die Übertakter der 8 Kerner wäre, sollten beide die gleichen Dies haben. Überhaupt wundert es mich, dass von einem 4 Kerner die Rede ist, bisher sprachen die meisten Gerüchte ja nur von 6 und 8 Kern CPUs, den Bereich der 4 Kerner sollten weiterhin die APU abdecken.

Sollte es also stimmen, was heise im Januar berichtet hatte::

Ab wann Mainboards mit AM4 beziehungsweise entsprechende Prozessoren verfügbar sein werden, wollte AMD auf der CES noch nicht bekannt geben. Unsere Rückfrage, ob AM4 mit Bristol Ridge starten würde und Summit Ridge dann später hinzu käme, wurde allerdings explizit verneint: Es ergäbe keinen Sinn, einen neuen Sockel mit tendenziell langsameren CPUs zu starten und High-End-Prozessoren dann später nachszuchieben, so AMD.

Und sogar noch darüber hinaus gehen und AM4 nur für Zen reserviert sein? Wir werden sehen, wann die ersten AM4 Boards kommen.

Wenn sie mit dem Takt das Haswell IPC Level erreichen, dann Respekt... (3GHz vs 4GHz)

Die IPC ist taktunabhängig und wäre viel höher als bei Skylake wenn Zen mit 3GHz die Leistung eines Haswell mit 4GHz erreichen würde, was aber so nicht zu erwarten ist. Eher wäre es gut, wenn die IPC der von Haswell entspricht und damit ein Zen mit 3GHz die Leistung eines Haswell mit 3GHz (bei gleicher Kernzahl) erreicht.

 

[MacroWelle]

Das ist schon klar.
Aber die 5 Ghz wird er keinesfalls erreichen, da kann man schon froh sein wenn es runde 4 Ghz werden (Turbo).

Bis zu 4 Ghz liegt im Rahmen der Erwartungen. Andersrum ist die Frage, welche Taktraten hatten die ES-Chips in der Vergangenheit im Vergleich zu den fertigen Produkten?

Etwas über 3 Ghz für Desktop liegt zu mindestens am unteren Ende der Erwartungen und reicht nicht für High-End. Daher stellt sich die Frage, wie weit der Takt noch hoch geht und wie dann der Energiebedarf unter (ST-)Last aussieht.

Der Cache beim 24C/48T scheint etwas unrund zu sein: 8 / 32 MByte ?

Stimmt, da passt was nicht zusammen. Müssten bei 3x8 Kernen 12/48 MiB sein.

Beim L3 könnte man noch spekulieren, dass ein Teil des Cache deaktiviert wurde, wobei das rechnerisch für mich nicht funktioniert. L2 gibt aber statt einem halben MiB je Kern nur noch ein Drittel MiB.

Oder die Angaben sind an der Stelle falsch oder ein Auslesefehler.

--- Update ---

Die 24 Kerner haben also entweder den vollen L3 Cache oder da liegt ein Fehler vor, in der Liste von "Core counts are" steht auch kein 24 Kerner: Dafür steht er dann dort: Nur ist hier kein 16 Kerner dabei. Es bleibt abzuwarten wie viel Wahrheitsgehalt in dem Beitrag steckt.

Es gibt entweder nur 8-Kern-Chips und davon halt ggf. mehrere oder 8- und 16-Kern-Chips.

Etwas seltsam ist auch: Also 180W für 32 Kerne würden rechnerisch 135W für 24 Kerne ergeben, wieso sollte der 24 Kerner der sogar 150W hat, dann weniger Takt bekommen? Es geht zwar um den boost Takt, also den bei dem die TDP überschritten wird und wenn wohl nicht alle Kerne voll genutzt werden, oder war doch der all core boost gemeint?

Denke das die ES fürs Validieren und Testen da sind, dort wird man die Taktraten konservativ wählen - war doch schon immer so?! D. h. inwiefern die TDP ausgereizt wird wissen wir nicht.

Erklären könnte man das allenfalls über das Binning, wenn die 24 Kerner eben die Resteverwertung weniger gelungener 32 Kern Chips werden [...] Überhaupt wundert es mich, dass von einem 4 Kerner die Rede ist, bisher sprachen die meisten Gerüchte ja nur von 6 und 8 Kern CPUs, den Bereich der 4 Kerner sollten weiterhin die APU abdecken.

Es ist nix neues, dass Chips teildeaktiviert werden. Bei den Preisen für Server-CPUs kann man es sich auch leisten auch mal ein paar Kerne abzuschalten. Daher der Unterschied zwischen Chips und den resultierenden CPUs.

Der Mensch schreibt nur, dass "there will be only complete core complexes" - also ein Mehrfaches von vier zu Beginn.

 

[Holt]

Bisher scheinen die Gerüchte den Cachegrößen reicht einheitlich so zu sein wie auch zuletzt bei Fudzilla Ende Juni für Zeppelin genannt:

Each Zeppelin module has eight Zen cores and each core has 512 KB of L2 cache. Four Zen cores share 8MB of L3 cache, making the total amount of L3 cache per Zeppelin cluster 16 MB.

Das einzige was mich da nun echt enttäuscht hat, war die 1GbE Angaben auf dem Bild:



Da die Server CPUs/SoCs ja wohl 10GbE bekommen werden, hatte ich wirklich gehofft AMD würde allen Zen 10GbE (und ECC RAM Unterstützung) spendieren um sich damit auch von Intel anheben zu können.

--- Update ---

Bis zu 4 Ghz liegt im Rahmen der Erwartungen.

Wessen Erwartungen? Ich meine nicht, dass AMD zu Taktraten Aussagen gemacht hat, nur zu den IPC.

Müssten bei 3x8 Kernen 12/48 MiB sein.

Da ja immer 4 Kerne irgendwie gemeinsam sind und sich auch einen L3 Cache von 8MB zu teilen scheinen, wäre der 24 Kerner vielleicht ein Chip mit 4 Dies, wo aber nur je 3 der 4 Kerner genutzt werden, dann hätte er nur 12MB L2, aber weiterhin die 64MB L3 Cache.

Es gibt entweder nur 8-Kern-Chips und davon halt ggf. mehrere oder 8- und 16-Kern-Chips.

Also laut dem Vortrag bei Cern im Januar hat der 32 Kerner "vier Zeppelin-Dies mit acht Kernen auf einem Package zusammengesetzt". Demnach hat ein Die nur maximal 8 Kerne (und Dual Chanel RAM, sowie 16 PCIe Lanes) und schon der 16 Kerner müsste ein MCM (Multi Chip Package) sein.

Es ist nix neues, dass Chips teildeaktiviert werden. Bei den Preisen für Server-CPUs kann man es sich auch leisten auch mal ein paar Kerne abzuschalten.

Es gibt auch noch die Resteverwertung und dann lohnt es sich nicht für jede SKU eigene Dies zu entwickeln, für die Xeon E5 macht Intel auch nur 3 verschiedene Dies und die meisten Modelle haben eigentlich mehr Kerne als genutzt werden, man kann so aber eben verschiedene CPUs für unterschiedliche Anforderungen realisieren.

Der Mensch schreibt nur, dass "there will be only complete core complexes" - also ein Mehrfaches von vier zu Beginn.

Das wäre dann in der Tat widersprüchlich, wobei es aber eben auch nicht klar ist, ob nun z.B. der 24 Kerner gleich zu Beginn erscheint oder vielleicht doch erst später. Eine andere Frage wäre auch, wie es funktionieren soll, dass es sowohl CPUs mit 2 (16 Kerner) also auch mit 4 (32 Kerner) Dies in dem gleichen Sockel geben soll. Die mit nur zwei Dies haben ja dann keine 8 sondern nur RAM Channel und auch nur 32 PCIe Lanes, da müsste dann bei der Bestückung der Boards entsprechend drauf geachtet werden nur die tatsächlich nutzbaren Slots zu belegen und man würde ein unwirtschaftlich aufwendiges Boarddesign haben.

 

[e-junkie]

Also ich finde das klingt vielversprechend. Es ist Blödsinn zu glauben, dass die Leistung am Ende der Fahnenstange ist. Ich habe einige Phenom I / II und FX ES Modell bei mir liegen und die haben alle mal bei 1,7 GHz (Phenom II) um die 3 GHz (FX) Takt angefangen. Selbt die Kaufversion FX-8100 hatte nur 2,8 GHz Basistakt. Rauf ging es dann mit dem FX-9590 auf 4,7 GHz. (Quelle: e-junkie.de) Warum sollte es nun bei Zen anders sein?

 

[Holt]

Klar wird die Entwicklung weiter gehen und sowohl bei den IPC wie auch bei den Takten mit der Zeit mehr möglich sein. Intels erste 14nm CPU waren ja auch nicht so taktfreudig und die neue Architektur sollte mehr Spielraum für Steigerungen der IPC bieten als Intels zum x-ten mal aufgegossene und getunte Core Architektur, deren IPCs schon sehr, sehr hoch sind.

Das Problem beim Takt könnte der 14nm Prozess von GF sein, der ja von Samsung kommt und auch bei den neuen GPUs von AMD längst nicht das Taktpotential und die Effizienz zeigt, wie NVidias neue GPUs aus dem 16nm Prozess von TSMC. Die Architektur wird da sicher auch eine Rolle spielen, aber auch bei Apples A9 SoCs ist der bei TSMC in 16nm gefertigte Chip effizienter als der bei Samsung in 14nm gefertigte A9 und obwohl der Prozess nun viele Monate Zeit hatte zu reifen, liegen die Taktraten der NVidia Karten, die gehen teils auf ja bis über 2GHz, doch deutlich vor der RX480 die nur rund 2/3 davon schafft. Hohe Taktraten scheinen nicht die Stärke des 14nm Prozesses von Samsung zu sein, den GF ja auch übernommen hat und Zen wird ja auch in 14nm bei GF gefertigt.

Den Vergleich zwischen der GTX1060 und der ähnlich starken RX480 können wir erst morgen ziehen und deshalb derzeit die RX480 nur mit den größeren GTX1070/1080 vergleichen. Dort sieht es bei Betrachtung der jeweils real erzielten Leistung zum der realen Leistungsaufnahme bzgl. der Effizienz der RX480 nicht gut aus.

Aber mit den genannten Taktraten von 2,8 bis 3,2GHz wäre die CPU mit nur 95W auch nur rund 15% hinter dem Intel i7-6800K der Taktraten von 3,2 bis 3,7GHz hat, aber dafür mit 140W fast 50% mehr TDP. Auch wenn der 6800K natürlich mit mehr L3 Cache, viel mehr PCIe Lanes und Quad Channel RAM mehr Leistung im Uncore aufnimmt, wäre das für die Effizienz kein schlechtes Zeichen, wenn die Werte stimmen. Nimmt man dann so rund 10% weniger IPC an, auf Skylake Niveau dürfte Zen da nicht kommen, mehr L3 Cache und Quad Channel RAM dürften für die IPC ebenfalls vorteilhaft sein, so wäre man beim 8 Kerner Zen auf den Multithreadleistungsniveau eines Intel i7 Sechskerners und bei der Singlethreadleistung rund ein Viertel darunter. Da Zen wohl auch nur 16 PCIe 3.0 Lanes vorhanden sein dürften, wäre der i7-6800K für rund 440€ also die Intel CPU gegen die ein 8 Kern Zen antreten müsste, auch preislich.

 

[MacroWelle]

Wessen Erwartungen? Ich meine nicht, dass AMD zu Taktraten Aussagen gemacht hat, nur zu den IPC.

Naja wenn AMD bei der angekündigten IPC nicht zwischen 3 und 4 Ghz landet, ist es kein Highend-Desktop. Angekündigt vom CEO war "voll konkurrenzfähig" für Summit Ridge. Alles andere braucht AMD auch nicht zu liefern...

Da ja immer 4 Kerne irgendwie gemeinsam sind und sich auch einen L3 Cache von 8MB zu teilen scheinen, wäre der 24 Kerner vielleicht ein Chip mit 4 Dies, wo aber nur je 3 der 4 Kerner genutzt werden, dann hätte er nur 12MB L2, aber weiterhin die 64MB L3 Cache.

Das wäre eine Erklärung - wenn je ein Kern abgeschaltet wird verbleiben 3 x 8 = 24. L3 wäre halbiert, aber L2 hat man immer noch ein Drittel MiB je Kern, das passt nicht.

Also laut dem Vortrag bei Cern im Januar hat der 32 Kerner "vier Zeppelin-Dies mit acht Kernen auf einem Package zusammengesetzt". Demnach hat ein Die nur maximal 8 Kerne (und Dual Chanel RAM, sowie 16 PCIe Lanes) und schon der 16 Kerner müsste ein MCM (Multi Chip Package) sein.

Das hat Golem rausgehört. Anderswo (z. B. CB) ist von 2x16 die Rede. Letzlich wissen wir es noch nicht.

Es gibt auch noch die Resteverwertung und dann lohnt es sich nicht für jede SKU eigene Dies zu entwickeln, für die Xeon E5 macht Intel auch nur 3 verschiedene Dies und die meisten Modelle haben eigentlich mehr Kerne als genutzt werden, man kann so aber eben verschiedene CPUs für unterschiedliche Anforderungen realisieren.

Das meinte ich mit Teilabschaltung, wobei hier vmtl. bei Servern im Zweifel mehr abgeschaltet wird als technisch nötig, weil die Preise für Server-CPUs hoch genug sind - nur verkaufen muss man die Dinger.

Das wäre dann in der Tat widersprüchlich, wobei es aber eben auch nicht klar ist, ob nun z.B. der 24 Kerner gleich zu Beginn erscheint oder vielleicht doch erst später.

Evtl. bezieht sich rein auf die Chip-Ebene, d. h. man verbaut immer vier Kerne oder ein Mehrfaches. Ob dann Teile davon deaktiviert werden, ist eine andere Frage.

@e-junkie
Danke für die Info, die letzten ES waren also auf jeden Fall 500-1000 Mhz unter den darauf folgenden CPUs am Markt.

 

[maximus_hertus]

Einfach mal abwarten, vielleicht werden wir ja zur HC-Konferenz ja etwas schlauer, zumindest was dir Architektur angeht. Ansonsten macht es mit den bisherigen Infos nicht wirklich Sinn, sich jetzt schon mit Effizienz und Co. zu beschäftigen. Time will tell

 

[Holt]

Angekündigt vom CEO war "voll konkurrenzfähig" für Summit Ridge. Alles andere braucht AMD auch nicht zu liefern...

Eben und eine CPU mit der Leistung eines aktuellen Intel 6 Kerners wäre doch durchaus "voll konkurrenzfähig", auch wenn der Takt und die Singlethreadperformance deutlich geringer ausfallen. Außerdem sind die Taktraten der S. 2011-3 i7 ja auch nicht so hoch, die liegen ab Werk auch alle nur im 3,xGHz Bereich.

wenn je ein Kern abgeschaltet wird verbleiben 3 x 8 = 24. L3 wäre halbiert, aber L2 hat man immer noch ein Drittel MiB je Kern, das passt nicht.

Wieso halbiert sich der L3 Cache? Es sind ja immer Cluster aus 4 Kernen und jeder der Cluster hat 8 MB L3 Cache, werden nur 3 von 4 Kernen eines Clusters genutzt, so bleiben die 8 MB L3 der 4 Cluster erhalten. Für 24 Kerne braucht man dann wie für 32 Kerne 8 solche Cluster und hat damit 8x8MB L3 Cache, aber da die 512k L2 pro Kern sind und damit nur für aktive Kerne zur Verfügung stehen, wäre es dann 24*0,5MB = 12MB L2 Cache und dann passt es zu der Angabe in dem Beitrag im Forum von Anandtech.

Bei halbem L3 Cache wären es nur 4 Cluster, die aber haben dann auch nur 4x4 = 16 Kerne.

Das hat Golem rausgehört. Anderswo (z. B. CB) ist von 2x16 die Rede.

Wobei die Frage wäre, wie weit sich diese Dies mit 16 Kernen dann letztlich von zwei Dies mit ja 8 Kernen unterscheiden. Komplett unterschiedliche Designs dürften von den Kosten her nicht auch nicht vorteilhaft sein, von daher wäre es für AMD sicher interessanter die 32 Kerner wenn möglich auch mit den Masken der 8 Kerner herzustellen und dann vier Dies in einen Chip zu packen.

Evtl. bezieht sich rein auf die Chip-Ebene, d. h. man verbaut immer vier Kerne oder ein Mehrfaches.

Das Design ist ja wohl so ausgelegt, dass immer zusammen gruppiert sind, von daher dürften alle Dice immer ein Vielfaches von 4 Kernen haben und bei Modellen mit abweichender Kernzahl einige Kerne deaktiviert worden sein. Letztlich wird AMD ja auch eine Resteverwertung für die Chips finden müssen, bei denen einzelne Kerne defekt sind. Wenn ein 6 Kerner kommt, wird es also wohl sicher ein Chip sein in dem 8 Kerne stecken, aber eben ein oder zwei deaktiviert und vielleicht defekt sind.