Implementation des PCI-Bus auf VIA Chipsätzen

[Darkstar007]

Wir alle wissen ja, dass VIA in der Vergangenheit so seine Probleme mit der Implementation des PCI-Busses bzw. (je nachdem aus welcher Perspektive man es sehen will) der Kompatibilität dessen zu anderen Produkten hatte.

Mit der VT8235 wurde dann z. B. BusParking als ein neues Feature eingeführt.

- Haben Sie einen Überblick auf wie vielen Mainbords BusParking im BIOS aktiviert ist? Verschiedene Tests (u. a. damals Techchannel) hatten herausgefunden, dass dieses Feature bei der überwiegenden Zahl von VT8235 basiernden Mainboards nicht genutzt wurde.

- Werden mit der Nachfolgesouthbridge der VT8235 weitere neue PCI Features eingeführt werden?

- Wird es mit der Nachfolgesouthbridge der VT8235 eine höhere PCI-Burstrate geben (diese ist bei VT8235 basierenden Mainboards im Vergleich zu aktuellen Intel Plattformen ja immer noch nicht optimal)

- Wird es mehr frei verfügbare PCI INT's geben? (Die VT8235 bietet ja 4 für die Geräte am "eigentlichen" PCI-Bus und 4 für onChip Geräte. Wird diese Beschränkung auf die onChip Geräte für die letzten 4 INT's fallen oder hat diese Beschränkung überhaupt noch nie existiert und die Mainboardhersteller waren nur "zu faul" es optimal zu Implementieren?

- Wird es in der nächsten Southbridge eine Anbindung der onChip Geräte direkt über VLink oder etwas CSA (Intel Feature) ähnlichem geben? Damit würde der PCI Bus weiter entlastet und Latenzen würden verkürzt werden.

 

[Ulukay]

Bus Parking lässt sich ganz einfach aktivieren
mit wpcrset auf offset 75 data 08 setzen und auf offset 76 data 50 setzen

ergebnis ist (zumindest bei mir mal) auf meinem raid array ~115MB/s read und 98MB/s write (ein nf2 schafft z.b. bei weitem keine 98MB/s write da es hier einen bug gibt )

siehe:

 

[Darkstar007]

Hmm, hört sich interessant an, Ulakay.

Gibt es zu diesem und den anderen Fragen noch Antworten von VIA?

Ich bin nicht so der Fan von WPCREDIT, zwar ist es zum anschauen gut - aber Veränderungen sollten doch nach meiner Meining die Hersteller lieber in Ihre BIOSE Implementieren. Gab es da Gründe, dass es oft nicht aktiviert ist/war?

Wie sieht es bei den aktuellen KT400 Boards aus? Weiß da einer ob es beim überwiegenden Teil im BIOS aktiv gesetzt ist oder es eine frei zugänglliche Einstellmöglichkeit im BIOS gibt?

 

[Stefan Schutz]

Original geschrieben von Darkstar007
Wir alle wissen ja, dass VIA in der Vergangenheit so seine Probleme mit der Implementation des PCI-Busses bzw. (je nachdem aus welcher Perspektive man es sehen will) der Kompatibilität dessen zu anderen Produkten hatte.

Mit der VT8235 wurde dann z. B. BusParking als ein neues Feature eingeführt.

- Haben Sie einen Überblick auf wie vielen Mainbords BusParking im BIOS aktiviert ist? Verschiedene Tests (u. a. damals Techchannel) hatten herausgefunden, dass dieses Feature bei der überwiegenden Zahl von VT8235 basiernden Mainboards nicht genutzt wurde.

- Werden mit der Nachfolgesouthbridge der VT8235 weitere neue PCI Features eingeführt werden?

- Wird es mit der Nachfolgesouthbridge der VT8235 eine höhere PCI-Burstrate geben (diese ist bei VT8235 basierenden Mainboards im Vergleich zu aktuellen Intel Plattformen ja immer noch nicht optimal)

- Wird es mehr frei verfügbare PCI INT's geben? (Die VT8235 bietet ja 4 für die Geräte am "eigentlichen" PCI-Bus und 4 für onChip Geräte. Wird diese Beschränkung auf die onChip Geräte für die letzten 4 INT's fallen oder hat diese Beschränkung überhaupt noch nie existiert und die Mainboardhersteller waren nur "zu faul" es optimal zu Implementieren?

- Wird es in der nächsten Southbridge eine Anbindung der onChip Geräte direkt über VLink oder etwas CSA (Intel Feature) ähnlichem geben? Damit würde der PCI Bus weiter entlastet und Latenzen würden verkürzt werden.

Hallo Darkstart007,

der PCI-Controller der neuen Southbridge ist im großen ganzen der gleiche wie bei der VT8235. Bei der neuen SB standen andere Überlegungen im Vordergrund, wie mehr Verbindungsmöglichkeiten. Daher gibt es keine Veränderungen im Sinne von PCI zwischen alter und neuer SB.