Infos über K8L

cumec

Admiral Special
Mitglied seit
03.05.2006
Beiträge
1.305
Renomée
19
Standort
Schüttorf / Niedersachsen
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
@w0mbat

Ok, und wie siehts dann mit benchmarks aus?? ;-)

gruß

cumec
 

Dresdenboy

Redaktion
☆☆☆☆☆☆
Mitglied seit
28.10.2003
Beiträge
3.090
Renomée
203
Standort
Berlin
Das bezieht sich nicht auf die Bilder. Die Bilder habe ich nicht selber gemacht, aber die Position der L3-Cache Größe stimmt.
Die von dir woanders geposteten Bildschirmfotos sind schon besser. Der Fotograf sollte aber noch seinen Namen aus den JPG Comments/EXIF-Daten löschen ;)

Ich persönlich finde die 2,8 GHz gut u. auch "Model B" interessant.

Jetzt bitte noch die 3DMarks u. Aquamark laufen lassen :)
 

Sonic

Grand Admiral Special
Mitglied seit
23.01.2002
Beiträge
5.110
Renomée
127
Standort
Cloppenburg
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
antaresnd2.jpg
Hier handelt es sich aber um einen normalen DualCore. Ohne HyperThreading... Genau so sieht die CPU-Z anzeigen bei meinem X2 nämlich auch aus. 2 Cores, 2 Threads. Ohne den L3 natürlich...

Nur mal so, da hier die ganze Zeit über HT spekuliert wird...
 

OBrian

Moderation MBDB, ,
Mitglied seit
16.10.2000
Beiträge
17.036
Renomée
267
Standort
NRW
Sieht für mich nach Fake aus. Erstens sollte der K8L-Quad doch mit niedrigeren Taktraten launchen als der K8 momentan hat (2,1 bis 2,5GHz werden öfter mal kolportiert), und vor allem kann ich mir nicht vorstellen, daß AMD keine neue Modellnummer vergibt für zwei völlig unterschiediche CPUs, der Opteron 1220 ist eigentlich ein normaler 2,8GHz-K8 mit 2x1MB für AM2 (vgl. hier).
 

w0mbat

Commodore Special
Mitglied seit
19.05.2006
Beiträge
415
Renomée
18
1. Ist das kein K8L Quad, 2. ist das CPU-Z welches oft falsche Namen ausließt.
 

rkinet

Grand Admiral Special
Mitglied seit
11.12.2003
Beiträge
9.066
Renomée
58
Standort
Weinheim/ Bergstr.
http://uk.theinquirer.net/?article=37390

They are Quad Core Opteron models 1266, 1268SE, 1270SE and 2258HE and they run at 95W, 120W, 120W and 68W respectively.

Das wären dann entweder 3* So.AM2 Opterone oder AMD verändert die Bezeichnungen.
Ein 68 Watt 2258HE könnte durchaus der tatsächlichen Nachfrage nach Quad entsprechen, also kleine Blades mit 2 Sockets und nur 2* 68 Watt Auslegung.

Die So.AM2 Opterone könnte AMD aus den Cores mit (etwas) höheren Leckströmen isolieren und gleichzeitig damit die Linie für die So.AM2 starten.
Die Athlon-Reihe könnte dann ja auf dem So.AM2+ = HTr 3.0 aufbauen.
 

w0mbat

Commodore Special
Mitglied seit
19.05.2006
Beiträge
415
Renomée
18
K8L Barcelona ab Launch mit 3GHz, Shanghai schon Q4 2007 in 45nm und mit 6MB L3-Cache.
 

rkinet

Grand Admiral Special
Mitglied seit
11.12.2003
Beiträge
9.066
Renomée
58
Standort
Weinheim/ Bergstr.
K8L Barcelona ab Launch mit 3GHz, Shanghai schon Q4 2007 in 45nm und mit 6MB L3-Cache.
X2 6000+ // http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?id=1170673239
Douglas Grose // http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?id=1170683048

Ich hatte eher an 32nm ab Sommer 2007 gedacht, die 193i gibt das doch locker her ;D

3 GHz für den 65nm Barcelona wäre einfach thermisch unwahrscheinlich, da mehr Transistoren und beim ebenfalls 125 Watt X2 6000+ / 90nm sicherlich schon eSiGe wie beim Barcelona im Einsatz.
Halber Strombedarf allein durch Schrink nach 65nm erscheint dann doch hoch gegriffen.

Für 45nm ist eher ZRAM ein heißer Kandidat, was incl. den nötigen Amortisationen für die 65nm unwahrscheinlich ist. Zudem weht noch mehr IBM-Wind ab sofort in der AMD-Ferigung, also kaum ein Vorpreschen von AMD zulasten von IBM zu erwarten.

---
http://www.dailytech.com/AMDs+45nm+Opterons+Scheduled+for+2008/article5984.htm

(45nm) In a recent interview with Reuters, AMD senior vice president of technology development Douglas Grose claimed "We'll be producing early products probably in Q2 of 2008, with full production in the second half." However, Grose also claims the company is still anticipating whether or not it will use high-k metal gate technology in its initial tape-out.


Roadmap AMD: http://www.heise.de/newsticker/meldung/82621
 
Zuletzt bearbeitet:

cumec

Admiral Special
Mitglied seit
03.05.2006
Beiträge
1.305
Renomée
19
Standort
Schüttorf / Niedersachsen
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
Hört sich sehr gut an. Aus deiner privaten Quelle oder irgendwo nachzulesen??

gruß

cumec
 

cumec

Admiral Special
Mitglied seit
03.05.2006
Beiträge
1.305
Renomée
19
Standort
Schüttorf / Niedersachsen
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
jup, laut dailytech ist auch die Rede von 45nm in Q2 2008. Das klingt auch wesentlich realistischer und entspricht in etwa was bis jetzt bekannt war. Und Intel bringt ja 45nm im Q1 2008. Und AMDs 45nm noch vor Intels?! No chance!! ;-)

gruß

cumec
 
Zuletzt bearbeitet:

p4z1f1st

Grand Admiral Special
Mitglied seit
28.04.2003
Beiträge
9.722
Renomée
81
Dürfte ich mal allgemein die Frage stellen, für was eine "zweite Ablage" á la L3-Cache nützlich ist? (Will sein Fachwissen ein bissl aufpolieren)

Wieso net stupide L2 erhöhen? (Hab ich mich damals beim Itanium auch gefragt)

Und wie wird der L3 dann vom Prozessor ge-handlet? Wie der L2, so dass quasi durch die Anzahl der Kerne geteilt wird? (wäre ja merkwürdig bei 6MB - 1,5MB pro kern oO)
 

cumec

Admiral Special
Mitglied seit
03.05.2006
Beiträge
1.305
Renomée
19
Standort
Schüttorf / Niedersachsen
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
Der L3 ist ein shared cache. Er steht also allen Cores gleichermaßen zur Verfügung, je nachdem wie der Anspruch ist. Ist z.B. gerade nur ein Core aktiv, so hat er den vollen L3 für sich zur Verfügung.
Die Idee des L3 ist folgender. L3 ist langsamer als L2 aber noch wesentlich schneller als der RAM. Nun fragt man sich vielleicht warum nicht gleich mehr L2 genommen wird. Der L3 ist halt einfacher in großen Mengen zu integrieren ohne das gleich die Yield dramatisch absackt.

gruß

cumec
 

p4z1f1st

Grand Admiral Special
Mitglied seit
28.04.2003
Beiträge
9.722
Renomée
81
Hm, dann würde das ja bedeuten, dass L3-Cache keinesweg baugleich wie L2 sein kann. Sprich, eine andere Speicherart, oder seh ich da was falsch? (Weil du die Yields ansprichst)
 

njoobee

Vice Admiral Special
Mitglied seit
28.12.2002
Beiträge
556
Renomée
0
@ wombat
Dann weiss ich auch wo das Missverständnis liegt mit dem 3GHZ Barcelona.

der 3GHZ x222SE von dem da die Rede ist basiert noch auf dem K8 also nicht k8L, denn die Modellnummer passt ins alte Schema aber nicht ins neue.
 

rkinet

Grand Admiral Special
Mitglied seit
11.12.2003
Beiträge
9.066
Renomée
58
Standort
Weinheim/ Bergstr.
Der L3 ist ein shared cache. Er steht also allen Cores gleichermaßen zur Verfügung, je nachdem wie der Anspruch ist. Ist z.B. gerade nur ein Core aktiv, so hat er den vollen L3 für sich zur Verfügung.
Die Idee des L3 ist folgender. L3 ist langsamer als L2 aber noch wesentlich schneller als der RAM. Nun fragt man sich vielleicht warum nicht gleich mehr L2 genommen wird. Der L3 ist halt einfacher in großen Mengen zu integrieren ohne das gleich die Yield dramatisch absackt.
Technisch dürften die Speicherzellen ähnlich dem L2 aufgebaut sein (s. auch DIE-Bilder).
Allerdings taktet der L3 langsamer und er könnte für größere Blöcke an Zugriffen optimiert sein.
Ob AMD teildeaktivierten L3 (wie 1M) anbietet und damit die Ausbeute an funktionsfähigen L3 erhöht ist mir nicht bekannt. Eher vielleicht Reservezellen, sodaß doch immer der ganze L3 zur Verfügung steht.

ZRAM ist ideal für einen sehr breiten Datenbus (512 ? 1024 ? Bit wg. eh vorhandenem Refresh), da es kaum schneller als externes DRAM taktet. Dafür aber viele Daten kompakt speichern kann.
Mal sehen, wann AMD die Details zum L3 und seiner Zukunft bekannt gibt.

---
http://images.dailytech.com/nimage/3796_large_Opty-list.png

aus: http://www.dailytech.com/AMD+Quadcore+Opteron+Models+Unveiled/article5992.htm

Quad-Fertigung startet im Juni'07

Q3 und Q4 als Hauptlaunch-Termine für diese Core.
 
Zuletzt bearbeitet:

Opteron

Redaktion
☆☆☆☆☆☆
Mitglied seit
13.08.2002
Beiträge
23.646
Renomée
2.254
  • SIMAP Race
  • Spinhenge ESL
  • BOINC Pentathlon 2012
Hmmm:

http://www.theinquirer.net/default.aspx?article=37444

Also Rev.H = K10, und nicht K8L. Ist ja nichts Neues aber, der recht optimistische Absatz macht mich stutzig:
Also, differences between the upcoming K10 marchitecture the original K8 and K9 are far greater than most of the readers can assume, and having talked to a lot of industry analysts and insiders, we can freely say it could be a nice leap ahead to the smarter choice.
Ist das nur bla blubber .. oder weiss er wirklich was Neues..
Naja mal die ISSCC nächste Woche abwarten.

Das einzige was mir einfiele ist wieder mal der Gassenhauer "reverse hyperthreading". Nachdem der Chip ja jetzt K10 heißt, wäre das wieder ne Option *buck*

ciao

Alex
 

p4z1f1st

Grand Admiral Special
Mitglied seit
28.04.2003
Beiträge
9.722
Renomée
81
Hat uns AMD nun seit Jahren verarscht und die entwickelten schön munter mit "voller Kapazität" am K10, wobei wir dachten, dass die am K8L und im Hintergrund am K10 entwickeln? *suspect*

So versteh ich das nämlich
 

Dresdenboy

Redaktion
☆☆☆☆☆☆
Mitglied seit
28.10.2003
Beiträge
3.090
Renomée
203
Standort
Berlin

Die "Low-Power"-Sache hatte ich sowohl schon im Juli auf amdzone gepostet, als auch hier meine Antwort an Charlie auf einen älteren INQ-Artikel veröffentlicht. Interessant ist natürlich, dass das mit DC=K9 stimmt, was hier irgendwo auch schon genannt wurde u. schließlich QC=K10.

Naja, Reverse Hyperthreading schließe ich aus, da es ja kaum darum geht, bei single thread performance zu punkten. Was ich mir eher vorstellen kann, ist, dass die schon erwähnten Core-Verbesserungen z.Z. noch unterschätzt werden.

So steht der DC-K8 (also K9 :-)) ja schon nicht ganz so schlecht da (v.a. bei Mehrprozessorsystemen). Nun stehen IPC-Verbesserungen insgesamt u. eine wesentlich gesteigerte FP-Performance ins Haus. Das wird interessant.
 

Opteron

Redaktion
☆☆☆☆☆☆
Mitglied seit
13.08.2002
Beiträge
23.646
Renomée
2.254
  • SIMAP Race
  • Spinhenge ESL
  • BOINC Pentathlon 2012
Die "Low-Power"-Sache hatte ich sowohl schon im Juli auf amdzone gepostet, als auch hier meine Antwort an Charlie auf einen älteren INQ-Artikel veröffentlicht. Interessant ist natürlich, dass das mit DC=K9 stimmt, was hier irgendwo auch schon genannt wurde u. schließlich QC=K10.
Jo klar, deswegen sagte ich ja "nix neues" ;-)

Das rev. Hyperthreading hatte ich auch eher zum Spass geschrieben, da es ja "damals" hieß, dass das frühestens in 2 Jahren mit dem K10 käme ^^.
Trotzdem ne kleine Bemerkung: Es ginge dabei ja nicht zwingen um single thread performance, der K10 ist ja QuadCore. Also könnte man die cores auch zu 2x 6fach superskalaren Cores mit je 256bit FPU zusammenschalten. Wäre wohl bestimmt auch einfacher als 1 virtuelles Riesencore ... aber das kommt wohl sicherlich nicht, deswegen auch der Smiley ;-)
Insgesamt bin ich noch vorsichtig mit der News, ist ja von Theo .. der schreibt öfters komisches Zeugs, vielleicht meint er auch nur den 4. Hypertransportkanal ^^

Edit:
Socket-F hat 4 Hypertransport Anschlüsse, da Shanghai ein Socket-F Prozessor wird, und 4 HTr Anschlüsse hat:
http://www.planet3dnow.de/news_images/shanghai.jpg
http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?id=1170773569

ciao

Alex
 
Zuletzt bearbeitet:
Oben Unten