Kaveri - der Trinity Nachfolger

[Bobo_Oberon]

Man könnte noch die Kosten/Nutzen Frage stellen Hypertransport müsste AMD weiterentwickeln und PciE brauchen Sie auch.
Da stellt sich die Frage nach dem Vorteil gegenüber dem Nutzen.

E: Ich sehe grade an HT entwickeln HP,IBM und andere mit dann stellt sich nur die Frage nach den Aufwand der Implementierung 2 verschiedener Protokolle ob das Design dadurch komplexer wird.

Ich gehe leider davon aus, dass bei der Fortentwicklung von HyperTransport "tote Hose" herrscht.
HP und IBM sind halt gelistet, weil sie einstmals AMD den Rücken als Nachfrager von Opterons gestärkt hatten.

AMD scheints nur noch für "interne" Zwecke verwenden zu wollen - und auch hier stellt sich mir die Frage* nicht "ob", sondern "wann" alle schnellen chipinternen Interconnects auf PCI-Express basieren werden.

MFG Bobo(2013) Martin Bobowsky


* = Schon 2006 zur Cebit hatte ich die Gelegenheit mit einem AMD-Manager ganz speziell über HyperTransport zu reden. Und schon damals wurde PCI-Express über den grünen Klee gelobt, wie zukunftsfähig und leistungsstark es sei - insbesondere die Großen Datenwörter schien dem Manager ganz besonders gefallen zu haben. Latenzen schienen keine entscheidende Rolle mehr im Interview gespielt zu haben. Auch IBM, SUN und HP haben damals diesen Interconnect nicht mehr sonderlich bei meinen Interviews interessiert.

 

[Opteron]

Ich gehe leider davon aus, dass bei der Fortentwicklung von HyperTransport "tote Hose" herrscht.
HP und IBM sind halt gelistet, weil sie einstmals AMD den Rücken als Nachfrager von Opterons gestärkt hatten.

Dachte ich auch, aber es gab/(gibt?) immerhin die eine Quelle auf linkedin:

Responsible for the definition of high-speed validation testing methodologies, test fixtures, and compliance tests for the following industry I/O standards:

DDR3 – Double Data Rate DRAM interfaces from 1333 to 2133 in UDIMM, LRDIMM
GDDR5 – Graphics Double Data Rate DRAM from 3.2 GT/s to 6.4 GT/s
PCI Express – Serial I/O Interface up to X16 at 2.5GT/s, 5.0GT/s, and 8.0GT/s
PCI Express – Serilal I/O Interface Generation 4 up to 16 GT/s
Hypertransport – Generation 4 up to 16 GT/s
Display port 2.1 and 1.1

Ist auch noch ziemlich frisch, der Ingenieur arbeitet erst seit 2010 bei AMD.

HT4 wurde 2005 mehr oder weniger in ner Architekturgrobübersicht angekündigt:

http://www.anandtech.com/show/1822

Das ganze andere Zeugs, dass da genannt wurde (Throughputcomputing, FPU-Erweiterung), war ja mehr oder weniger Bulldozer mit SSE5, möglicherweise gibts das HT4 schon, nur wurde es noch nicht aktiviert, da es noch nicht ausreichend getestet ist/war.

Ich sags mal so: Falls die Opterons 2013 nicht damit kommen, kommts wohl kaum mehr.
Technisch gesehen gäbs aber sicherlich nen Grund, nämlich die miserable Latenz von PCIe 3. Die liegt ja grob gerechnet 13x höher (10 bit -> 130 bit), mit dem Abzug der doppelten Taktfrequenz von PCIe3 bleibt dann immer noch ein Faktor 6 oder größer übrig .. und Hypertransport war schon zuvor besser als PCIe2 ... damit will man ganz sicher keine Speicher-Koheränzabfragen zur nächsten 10core CPU machen.

Der Forenuser "Seronx" der sich hier und dort in den Foren herumtreibt und viele Sachen erzählt, die man nicht groß nachprüfen kann hat noch folgendes gepostet:

Hypertransport 4.0
8, 10, 16, 20, 32, 40 bit bi-directional links up to 8 GHz effective
(max: HT 3.1 -> 51.2 GB/s / HT 4.0 -> 80 GB/sBasically 5 GT/s to 8 GT/s))

Wären dann nur 8 GT/s, nicht 16 wie oben, aber das wär wohl glaubwürdiger. Um mehr Bandbreite zu erhalten könnte AMD dann 20bit Links anstatt 16bit verbauen, brächte auch n bisschen was. Aber wieviel Wahrheitsgehalt die Info hat, weiss man nicht.

 

[Markus Everson]

Wie kommt ihr überhaupt auf die Idee das innerhalb einer APU PCie oder HTr zur Diskussion steht? Wieso sollte die Kopplung von CPU und APU diese Umstand treiben auf den man bei der Kopplung von CPU und FPU, CPU und L2, L1 und L2, .... augenscheinlich verzichtet?

 

[FredD]

Wie kommt ihr überhaupt auf die Idee das innerhalb einer APU PCie oder HTr zur Diskussion steht? Wieso sollte die Kopplung von CPU und APU diese Umstand treiben auf den man bei der Kopplung von CPU und FPU, CPU und L2, L1 und L2, .... augenscheinlich verzichtet?

Gut dass jemand mitdenkt. Ich hätte eben noch mein Raiders Twix mit Messer und Gabel gegessen

Hatte AMD nicht angedeutet, dass die Inter-Kommunikation bei den neuen APUs zwischen CPU- und GPU-Part eher an HyperTransport angelehnt ist?

 

[hot]

Ist HT4 vllt. ähnlich zu QPI? Also ein anderes Protokoll für PCIe? Wenn man CPUs über PCIe verbinden möchte braucht man ja weiterhin ein HT-Protokoll.

 

[FredD]

Um die aktuelle Informations- und Spekulationslücke etwas aufzulockern, möchte ich die Gelegenheit für eine Zusammenfassung (und Erweiterung) der Spekulationen der letzten 3 Monate nutzen:

AMD Kaveri
- Kombinierter Speicherkontroller, mit
- Unterstützung von GDDR5, neben DDR4 (DDR3?)
- Sockelkompatibilität mit FM2(+)
- Resteverwertung für AM3+ (ohne Grafikeinheit)
- Betonung auf Performance-Segment, und damit
- Einführung einer neuen Plattform "FM3" mit DDR4, PCI-E 3.0
- In Folge eines Auslaufens der Plattformen AM3+, FM2, C32
- 3 Module (6 Kerne) statt der bisher angegebenen 2
- 28nm GF Prozess (bulk)
- Integration von Resonant Clock Mesh

Etliche Punkte sind noch relativ vage, manche dagegen erscheinen aus einem Marketing-Standpunkt oder aus technischen Gründen heraus etwas stimmiger. Die Spekulation um das dritte Modul habe ich bisher sehr kritisch aufgenommen (sind wir damit bei rkinets nativem 3-Kerner? ), könnte aber durchaus zutreffen, und das, ohne die Gesamtgröße des Chips (28nm) von den 246mm² des Vorgängers "Trinity" wesentlich (sagen wir um mehr als 20%) zu überschreiten. Damit würde man aus dem Standpunkt der Vermarktung heraus ein Anknüpfen an den Phenom II X6 signalisieren, sich für den professionellen Bereich (z.B: CAD Workstations) positionieren und damit nach einigen Jahren wieder Ambitionen in Segmente mit höheren Margen zeigen. Möglicherweise sehen wir auch im Konsumer-Bereich APUs mit ähnlichen Preisen wie konkurrierende Haswell-Chips, d.h. rund 300 USD für das Spitzenmodell, gegeben die Erwartungen an die Performance-Steigerung erfüllen sich (zumindest weitgehend). Dass sich Intel, momentanen Spekulationen folgend, mit den 14nm Broadwell verstärkt, oder möglicherweise sogar exklusiv für den Mobilbereich positioniert, bekräftigt derartige Überlegungen. Der Wettbewerb im Performance-Segment anno 2014 würde damit zwischen Haswell und Kaveri ausgetragen.
Ein derartiges Szenario erscheint mir aktuell durchaus plausibel, aber das ist rein meine persönliche Einschätzung. Wie bisher so oft bei AMD würde der Erfolg einer solchen Strategie vor allem von einer (produkttechnisch wie auch vermarktungstechnisch und organisatorisch) möglichst reibungsfreien Umsetzung abhängen.

@hot Bereis seit Llano wird statt Hyper Transport das PCI-E basierende UMI verwendet. So wie ich das sehe, liegt der Mehrnutzen von HT mittlerweile nur noch im Einsatz in Multi-Sockel-Systemen, welche wir mit Kaveri vermutlich nicht sehen werden.

 

[y33H@]

Woher stammt das mit der Resteverwertung für AM3+? Bisher gab's kastrierte APUs nur für den gleichen Sockel (FM1 + FM2). 4C-Haswell gegen 3M-Kaveri im 300-Euro-Segment halte ich für fraglich, da Intel dank 22 nm viel mehr CPU-Power unterbekommt und 45W-Chips idR eh mit einer dedizierten Grafik gekoppelt werden. RCM halte ich für gesetzt.

 

[Complicated]

Resteverwertung für AM3+ sehe ich ebenso als unsinnig an.

@y33H
Was ist RCM?

 

[FredD]

Das ist persönlich hinzugedichtet, bzw. den geäußerten Spekulationen aus einem anderen Forum entnommen, was ich ganz klar sagen muss ("Erweiterung" der Speku). Ich tippe auf ähnliches mit Richland-Ablegern. Wobei ich nicht beurteilen kann, ob dies pingerecht (1) überhaupt und (2) ökonomisch umgesetzt werden kann. Seitens der Vermarktung sehe ich zumindest eine Lücke bei den aufrüstwilligen Besitzern von AM3+ Boards klaffen, welche mit aktuellen FX4xxx Ablegern nur bedingt bedient werden kann.

Die 300 USD per APU sind ebenso höchst spekulativ. Dazu müssten sich sämtliche (zugegeben hochgegriffene) produkttechnische Spekulationen nicht nur einzeln erfüllen, sondern auch in Kombination erscheinen, als da wären mehr als +20% (min) Leistung pro Takt, 3 Module / 6 Kerne, hohe Grafikleistung der iGPU (annähernd HD 7770 Niveau), ohne größere Einschränkung durch bekannte Flaschenhälse (v.a. Speicherbandbreite).
EDIT: Und dies weiterhin vom Markt zumindest kurzzeitig auch gut aufgenommen werden.
Das würde als "Best Case" etwa den äußersten Rand des Spektrums abdecken. Da man als AMD-Kunde Enttäuschungen mittlerweile gewohnt sein sollte, macht dies alles unterhalb des Idealfalls natürlich umso wahrscheinlicher .

 

[Opteron]

@Complicated:
Resonant Clock-Mesh

@FredD:
Für AM3+ bräuchte das Teil Hypertransport. Nun gabs zwar Hineweise, dass AMD PCIe und HT Pinkompatibel hinbekommt, aber trotzdem eher unwahrscheinlich, da es mit FM2 ja ne PCIe-Plattform gibt.
Wenns überhaupt ginge, dann beides, FM2 und AM3+. Aber das zu zertifizieren kostet nur, und wozu soll man AM3+ mit ner 6core APU aufrüsten, bei der die GPU brach liegt, wenns 8core FXe gibt? Ok Steamroller gegen Piledriver aber trotzdem .. insgesamt gesehen ne schlechte Idee.

 

[FredD]

Das wäre das andere Szenario: tabula rasa (rein FM3, evtl. FM2+) statt der eierlegenden Wollmilchsau (Kompatibilität zu AM3+), und damit Zwang Ansporn zum Plattform-Wechsel im Performance- und Enthusiasten- Segment. Schade, dass wir nicht hinter die grünen Vorhänge sehen können, denn diese Entscheidungen wurden bestimmt schon vor einiger Zeit getroffen.
EDIT:
Da ich HT kategorisch ausschließe, muss ich dir natürlich Recht geben. Habe diesen Punkt durchgestrichen.

 

[Complicated]

Ich sehe absolut keinen Vorteil bei einer AM3+ Kompatibilität. Wozu?

 

[Markus Everson]

Ich sehe keinerlei Hinweise darauf das 20% mehr Effizienz pro Takt + 28nm Bulk mit Takt >3GHz gepaart werden. Das "Gut genug reicht mir" die Zielgruppe ist scheint mir weitaus wahrscheinlicher.

 

[FredD]

Bisherige Taktebereiche würde ich anhand von HKMG nicht ausschließen. Wir hatten gerade Ostern, bis Weihnachten wissen wir hoffentlich mehr

 

[Markus Everson]

Bisherige Taktebereiche würde ich anhand von HKMG nicht ausschließen.

Ach so, wir sind schon wieder bei "Wünsch Dir was".

In Ordnung. Ich biete also 4,5 GHz@65W.
Höre ich 5 GHz?

5 GHz@65W geboten von dem Herrn dort hinten mit dem MRAM-Prospekt.

Höre ich 5,5 GHz...?

 

[FredD]

Du bringst mich immer wieder zum Lachen, Markus
Halten wir das einfach ergebnisoffen. Ich will hier keine Behauptung in den Raum stellen, muss dir aber Recht geben: mangelndes SOI, entsprechende Änderungen der Architektur, der Einsatz genannter High Density Libs (falls sie denn zum Einsatz kommen), können durchaus die Takte drücken, neue und unangenehme hot spots aufkommen lassen, und vieles mehr. Wie taktet denn so ein 32nm (bulk) Sandtiger mit dafür optimierter Fertigung nochmal?

 

[FredD]

Im SA Forum wird über einen Kaveri 2.0 in fdSOI spekuliert.
Folgendes Interview mit Subi Kengeri über die 2 Geschmacksrichtungen von fdSOI bei GF liegt dem zugrunde: http://www.advancedsubstratenews.co...-of-fd-soi-kengeri-explains-exclusive-asn-qa/
Diese Spekulation steht im Einklang mit persönlichen Abschätzungen der längeren Entwicklungszyklen für CPUs (gegenüber GPUs) aus dem grünen Hause. Konkreter ausgedrückt: Nach Kaveri-Veröffentlichung schätze ich mindestens 2 Jahre, evtl. sogar 3 Jahre bis zur Veröffentlichung von Chips mit besagter Excavator-Architektur (was auch immer sich dahinter verbergen mag). Der Trinity-Richland Zyklus könnte sich somit erstmal einstellen als Pendant zum blauen "Tick-Tock".
Der zunehmende Aufwand zur Verkleinerung der Fertigungsstrukturen trägt ein übliches dazu bei, dass fdSOI den Statut von mehr als nur einer Option erhält. Totgesagte leben länger

 

[Complicated]

Diese Spekulation steht im Einklang mit persönlichen Abschätzungen der längeren Entwicklungszyklen für CPUs (gegenüber GPUs) aus dem grünen Hause. Konkreter ausgedrückt: Nach Kaveri-Veröffentlichung schätze ich mindestens 2 Jahre, evtl. sogar 3 Jahre bis zur Veröffentlichung von Chips mit besagter Excavator-Architektur (was auch immer sich dahinter verbergen mag).

Den längeren Entwicklungszyklus von CPUs sehe ich nicht. Eher umgekehrt denke ich dasss GPUs einen längeren Zyklus haben, dafür aber schneller komplett neue Architekturen entwickelt werden. Bei CPUs wird wesentlich länger optimiert und die selbe Architektur über weit mehr Fertigungsschritte mit genommen.

Seit Bulldozer ist der 1 Jahres Rhytmus doch vorgegeben. Nach Steamroller kommt 1 Jahr später Excavator. Sollte also Kaveri dieses Jahr aufschlagen mit SR Kernen, ist nächstes Jahr die nächste dran. GPU Teile der APUs sind langsamer aktualisiert worden VLIW5 war in Llano->VLIW4 ist in Richland vorhanden und GCN kommt mit Kaveri. Seitdem ist von K10.5->BD->PD->SR die vierte CPU Architektur mit 3 GPU Architekturen kombiniert worden.

 

[hot]

Wie wärs denn mit folgender Idee: Zwar will AMD keine 2p/4p-Server mehr anbieten, aber ein MCM mit APUs ist doch sicherlich immernoch drin. Also verpasst man Kaveri einen HT4-Link um damit MCMs bauen zu können. Schon ist man wieder im Geschäft . Man könnte das Ganze sogar mit einem auf-dem-Träger-L3-Cache garnieren. Nur NUMA mit 2 oder 4 Sockeln fällt dann flach, aber da ist AMDs Marktanteil eh weg. Das ginge zwar theoretisch, indem man in den Cache-Baustein auch einen HT4-Switch einbaut, aber das ist AMD sicherlich zu aufwändig für die paar Server, die das betrifft.
AM3+ wird sterben, genau wie FM2 mittelfristig. FM3 und ein neuer Server-/High-End-Sockel für Kaveri MCMs wären dann die neuen Mitspieler. Das kann man auch problemlos auf DDR4 aufbauen, da Intel ja offenbar den Haswell-Refresh (Broadwell ist ja nur Mobil) und Haswell-E im kommenden Jahr auf DDR4-Basis umstellen will. Damit würde die ganze Branche zügig auf den neuen Speicher umsteigen.

 

[Opteron]

APUs per HTr zusammenschließen ist ne schlechte Idee, denn da braucht man normalerweise wirklich die Bandbreite. Deswegen gibts ja bei den Crossfire X2 Karten immernoch nur Setups mit dem doppelten VRAM, da man keinen ausreichend schnellen Interconnect zw. den 2 GPUs hinbekommt.

Aber gut ... wenn mans jetzt nur aus HPC-Sicht sieht, ist die Speicherbandbreite wohl nicht sooo schlimm. Wäre eventuell denkbar.

Frage ist dann nur, ob es sich rentiert den HTr-Ballast nur aufgrund dieses Spezialfalls anzubieten.

zu FDSOI:
BIn da z.ZT. wieder pessimistischer, so schnell gehts wohl nicht, man braucht 2-3 Jahre um da was Lauffähiges auf die Beine zu stellen.
Nen Jaguar könnt ich mir vorstellen, aber nen Kaveri ... eher nicht, da wäre zuviel Handarbeit notwendig um die handgearbeiteten HPerf. transistoren gegen die LP-Transistoren auszutauschen.
28nm FDSOI ist so oder so zu spät. Für 2-3 Jahre würden 20nm FDSOI gut passen, aber das wurde ja gegen 14nm gestrichen, und da gibts dann auch Finfets und Excavator ist dann ganz sicher auch schon fertig ... also hmhm weiss nicht so recht.

Wenn ich AMD wäre, dann würde ich erstmal nen kleinen Kabini/Temash darauf loslassen. Da machts erstmal am meisten Sinn und man kann sehen, wie GF den Prozess beherrscht.

 

[Complicated]

APUs per HTr zusammenschließen ist ne schlechte Idee, denn da braucht man normalerweise wirklich die Bandbreite. Deswegen gibts ja bei den Crossfire X2 Karten immernoch nur Setups mit dem doppelten VRAM, da man keinen ausreichend schnellen Interconnect zw. den 2 GPUs hinbekommt.

Dafür nutzt man jetzt HSA und Onion und Garlic als schnelle Interconnects zwischen den Speicherbereichen. Und da auf der HSA Roadmap für diskrete GPUs ja unified Memory geplant ist, sollte es hier eine Weiterentwicklung geben die bald kommen wird. Würde mich interessieren ob diese Art von Unified Memory auf Server mit Multi-CPU Konfiguration übertragbar ist.

 

[FredD]

Seit Bulldozer ist der 1 Jahres Rhytmus doch vorgegeben. Nach Steamroller kommt 1 Jahr später Excavator. Sollte also Kaveri dieses Jahr aufschlagen mit SR Kernen, ist nächstes Jahr die nächste dran. GPU Teile der APUs sind langsamer aktualisiert worden VLIW5 war in Llano->VLIW4 ist in Richland vorhanden und GCN kommt mit Kaveri. Seitdem ist von K10.5->BD->PD->SR die vierte CPU Architektur mit 3 GPU Architekturen kombiniert worden.

Bei den Entwicklungszyklen von AMD CPUs muss ich eindeutig widersprechen:
K10 als Fortentwicklung des K8 wurde Ende 2007 in Form des Phenom I Agena veröffentlicht, und hat sich über die Veröffentlichung von Thuban Herbst 2010 bis zur Ablösung durch Bulldozer Ende 2011 gehalten (3 bzw. 4 Jahre, je nach Auslegung). Piledriver stellt einen dezenten Schritt der Evolution dar, Richland mehr oder weniger eine Nullrunde, und Steamroller einen deutlich umfangreicheren. Ich komme bei AMD CPU-Architekturen so auf keinen 1-Jahres-Rhythmus.
Zudem meine ich mit den Entwicklungszyklen von CPU respektive GPU auch wirklich das Design der µ-Architektur, nicht deren Implementierung (VLIW4 in aktuellen Richlands, bzw. VLIW5 in aktuellen Brazos 2.0). Außer, du betrachtest Kaveri 2.0, sollte dieser z.B. mit High-Densitiy Labs gepackter FPU, GCN1.1 und fdSOI aufgefahren werden, als eben solchen Schritt im Entwicklungszyklus. In diesem Fall reden wir direkt aneinander vorbei, denn meine Aussage bezog sich wie gesagt rein auf die hinter dem Produkt stehende µ-Architektur.

 

[hot]

Ok, nen direkten HT-Link ist damit sicherlich unwahrscheinlich, bleibt nur noch HT als Kohärenzprotokoll über PCIe, um zwei Dice als MCM zu verbinden. Das ist aus GPU-Sicht und aus L3-Sicht eh sinnvoller. Ich mag diese MCM-Idee wirklich, weil man da mit Standard-CPUs starke Sachen machen kann .

fdSOI ist für Kaveri nicht drin mMn. Für 28nm sogar gar nicht mehr. Vielleicht ist der erste Shrink der PS4-APU 20nm-fdSOI und der Beema-Nachfolger. Das ist am wahrscheinlichsten mMn. Kaveri wird im SHP-Prozess bleiben, bis es einen Prozess mit FinFETs (vielleicht kombiniert mit fdSOI) gibt. Die Bulldozer-Derivate werden sicherlich erst schrumpfen, wenn es einen wirklich klar besseren Nachfolger für 28nm-SHP gibt. AMD hat diesen Prozess ja selbst finanziert, die werden den nutzen bis zum erbrechen. Erst wenn es sich technisch und finanziell wirklich lohnt wird es einen neuen BD mit kleinerem Prozess geben. also ist ein Kaveri/Steamroller-Refresh wahrscheinlich und ein neuer BD (Excavator?) mit Shrink gibts dann nicht vor 2016.

 

[Opteron]

Dafür nutzt man jetzt HSA und Onion und Garlic als schnelle Interconnects zwischen den Speicherbereichen.

Das geht ondie - ja, aber 2 Chips sind 2 Dies ... da gehts nicht.

Und da auf der HSA Roadmap für diskrete GPUs ja unified Memory geplant ist, sollte es hier eine Weiterentwicklung geben die bald kommen wird. Würde mich interessieren ob diese Art von Unified Memory auf Server mit Multi-CPU Konfiguration übertragbar ist.

Das ist vermutlich nur ein Kaveri auf ner PCIe-Steckkarte mit seinem "eigenen" unified RAM

@hot:
Ja seh ich auch so, wobei es echt spannend wird, was AMD als nächsten Prozess verwendet.

 

[Complicated]

In diesem Fall reden wir direkt aneinander vorbei, denn meine Aussage bezog sich wie gesagt rein auf die hinter dem Produkt stehende µ-Architektur.

Wenn das der Fall ist, dann solltest du dies nicht schreiben:

Nach Kaveri-Veröffentlichung schätze ich mindestens 2 Jahre, evtl. sogar 3 Jahre bis zur Veröffentlichung von Chips mit besagter Excavator-Architektur (was auch immer sich dahinter verbergen mag).

Denn nach deiner Argumentation ist diese Architektur schon längst auf dem Markt vorhanden und es gibt keinen Grund warum der weitere Step 3 Jahre brauchen sollte um nach Steamroller zu erscheinen.
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EDIT :
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Das ist vermutlich nur ein Kaveri auf ner PCIe-Steckkarte mit seinem "eigenen" unified RAM

Ähm, wie kommst du darauf? Soweit ich die Roadmaps bisher gesehen habe wird die nächste diskrete GPU Generation HSA unterstützen mit unified Memory. Damit muss ja ein Protkoll das über PCIe läuft kommen das gegenseitige RAM Zugriffe erlaubt. Ein GDDR5 fähigerRAM Controller ist hier sicherlich hilfreich in einer APU