Nach DDR4: HBM - HighBandwidthMemory - bald auch in CPUs/APUs? Speicher(RAM) der/mit Zukunft?

[Complicated]

AMD ist übrigens im HMC Konsortium vertreten und auch im HBM Konsortium. Intel und Nvidia sind bisher in beiden nicht vertreten. Intel ist "lediglich" als Anteilseigner am Jointventure beteiligt und muss so als Nichtmitglied keine eigenen Entwicklungen die auf HMC basieren offen legen. Und SkHynix als HBM Erfinder (mit AMD zusammen) ist Developermitglied bei HMC.

Diese Thematik hatte ich mal hier im März zusammengefasst:
http://www.planet3dnow.de/vbulletin...HBM-Speicher?p=4993746&viewfull=1#post4993746

 

[FredD]

Hier ab Seite 14 die Latenzwerte im vergleich und ab da folgend die Details zu Single Bank refresh und die Datenbus optmierungen mit Dual Command Interface
http://www.hotchips.org/wp-content/...Bandwidth-Kim-Hynix-Hot Chips HBM 2014 v7.pdf

Interessante Folie, die Teile eines bereits geposteten Foliensatzes zitiert. So wie das aussieht, ändert sich an der Latenz tRC erstmal nichts gegenüber GDDR5, bei einem 4-er Stapel der ersten HBM Generation. Übrigens, einen 8er Stapel könnten wir evtl. schon mit Fiji sehen.

 

[unl34shed]

sollte Fiji nicht je zwei Vierer-stapel mit "dual-link", also vermutlich geteiltem Bus, bekommen?

So waren zumindest die Spekulationen dazu.

 

[Complicated]

Details aus einer neuen Quelle:
http://www.computerbase.de/forum/showthread.php?t=1475118&p=17380969#post17380969

Im Netz sind Folien von Hynix dazu. Hab noch mal nachgelesen: Von DDR4 zu HBM2 soll sich die Latenz um 60% verringern.

Siehe Seite 13: http://www.memcon.com/pdfs/proceedings2014/NET104.pdf

Der Vergleich DDR4 zu HBM2 ist sehr interessant. Besonderen Dank für diesen Link, den kannte ich noch nicht.

Auf Seite 25 und 26 wird wunderbar gezeigt woduch die Latenz so enorm verringert werden kann. Und auch wie die Auslastung enorm effizienter wird.

 

[TNT]

Details aus einer neuen Quelle:
http://www.computerbase.de/forum/showthread.php?t=1475118&p=17380969#post17380969

Das PDF hatte ich schon verlinkt im ersten Post =>
'Interessante Links zu Dokumenten etc.'
- oder ist es etwas neues?

 

[Complicated]

Ja das it es - wäre geschickter wenn du mal all die Spoiler-Tags im Eröffnungsbeitrag raus nimmst, dann kann man URLs und Quellen einfacher abgleichen.
Ich finde diese Tags zudem sehr störend und klicke diese nicht an wenn ich nicht keinen konreten Anlass habe.

 

[TNT]

Ja das it es - wäre geschickter wenn du mal all die Spoiler-Tags im Eröffnungsbeitrag raus nimmst, dann kann man URLs und Quellen einfacher abgleichen.
Ich finde diese Tags zudem sehr störend und klicke diese nicht an wenn ich nicht keinen konreten Anlass habe.

Richtig - Du hast recht - aber in der Annahme, dass da noch mehr geben wird... aber gut, ich habe ein paar Links nun sichtbar gemacht... !

Danke fuer den Hinweis,
TNT

 

[Complicated]

Ich mache das meisten so, dass ich unten am Ende "Quellen:" schreibe und alle Quellen, auch die im Text verlinkten, nochmals kommentarlos aufliste. So hat man eine Übersicht die deutlich weniger PLatz einnimmt als die Spoiler Abstände. Da lassen sich auch einfach zusätzliche Quellen aus den Forenkommentaren dazu setzen.

 

[Woerns]

Im 3dcenter Forum postet einer gerade, dass zumindest ein (8GB-fähiger) Dual-Link-Interposer mit einigen hundert Dollars extrem teuer sei. Sofern sich das auch nur ansatzweise auf den normalen Single-Link-Interposer übertragen lässt, erübrigen sich meine Träume von einer Lowcost-APU mit HBM.
MfG

 

[TNT]

Im 3dcenter Forum postet einer gerade, dass zumindest ein (8GB-fähiger) Dual-Link-Interposer mit einigen hundert Dollars extrem teuer sei. Sofern sich das auch nur ansatzweise auf den normalen Single-Link-Interposer übertragen lässt, erübrigen sich meine Träume von einer Lowcost-APU mit HBM.
MfG

Hoppela - das ist mal ein 'Aufpreis' !
Sind das die wahren Kosten oder der Mehrpreis, den das Marketing glaubt verlangen zu koennen?

TNT

 

[Complicated]

Ja so wie Nvidias FPGAs in GSync Monitoren 700,- $ das Stück kosten. AMD hat schon Interposer vor Jahren genutzt für MCM Packages. Da würde ich mir mal weniger Kopf machen. Und vor allem nicht wegen einem zusätzlichen Speicherblock.

Also wenn man den Gerüchte derzeit folgt im Internet ist alles was AMD so auf ihren Folien vermeldet haben exorbitant teuer und praktisch unbezahlbar. Ist schon seltsam wenn da plötzlich jedes einzelne Pipifax Bauteil um Dimensionen teurer geschrieben wird.

 

[TNT]

...
Also wenn man den Gerüchte derzeit folgt im Internet ist alles was AMD so auf ihren Folien vermeldet haben exorbitant teuer und praktisch unbezahlbar. Ist schon seltsam wenn da plötzlich jedes einzelne Pipifax Bauteil um Dimensionen teurer geschrieben wird.

Wenn die Kosten wirklich in diesen Dimensionen liegen - kombiniert mit dem 4/8GB Limt - kann es gut als Begruendung herhalten, dass NV erst einmal bis HBM V2 'abwartet'.
Gut - aber es ist nur ein Geruecht.. bisher..

TNT

 

[Complicated]

Das ist doch völliger Schmarrn. Da schreibt einer irgendwas und schon wird Alarm geschlagen.

 

[Frants]

Vielleicht ist es ja der gleiche Typ, der auch die Fake Folien gebastelt hat.
Frag ihn doch mal, ob er auch ne road map fuer die GPUs hat

 

[Houston2603]

Ist der auch... der selbe, der im selben .it Forum behauptete, bei ihm ginge FreeSync mit nem Beta Treiber, vom letzten Jahr... der verzählt nen quatsch zusammen, dass ist nicht mehr feierlich.

 

[amdfanuwe]

AMD hat schon Interposer vor Jahren genutzt für MCM Packages.

Gibt verschiedene Arten von Interposer. Von einfacher billiger Platine bis hin zum teuren Silizium Interposer mit mehreren Metalllagen für die erstmal Belichtungsmasken erstellt werden müssen.

 

[FredD]

Wenn die Kosten wirklich in diesen Dimensionen liegen - kombiniert mit dem 4/8GB Limt - kann es gut als Begruendung herhalten, dass NV erst einmal bis HBM V2 'abwartet'.
Gut - aber es ist nur ein Geruecht.. bisher..

TNT

Nicht vergessen, dass die Herstellungskosten abhängig von der (gerade) produzierten Stückzahl sind. Beispiel: Lass bei AMD ein custom SoC entwickeln und bei einer Foundry produzieren und die ersten paar Stück kosten dich sagen wir 10 Mio $ pro Stück. Wenn du 1 Mio davon abnimmst, kommst du vielleicht herunter auf 100 USD pro Stück. Jetzt könnte jemand, der davon gehört hat, auch auf die Idee kommen lauthals zu rufen "10 Mio $ teurer Chip, kein bisschen konkurrenzfähig!". Mit dieser Aussage beweist er lediglich, dass er von industriellen Fertigungsprozessen und Marktwirtschaft wenig Ahnung hat.

Wichtig in diesem Fall sind die Stückkosten in Massenproduktion, nicht während der Risikoproduktion.

Daneben wage ich zu bezweifeln, dass NV schon Zugriff auf die IP hat. Wäre ich AMD und hätte derart in die Entwicklung dieser Speichertechnologie investiert, würde dafür sorgen, dass die Konkurrenz erstmal in der Warteschlange stehen darf.

 

[BoMbY]

Wir wissen doch ehh schon, dass die R9 390X nicht günstig werden wird, aber so ein bisschen Dual-Link-Interposer wird da kaum ins Gewicht spielen.

 

[WindHund]

HBM wird bestimmt ein neues Standbein, die Speicherdichte wird nochmals höher Mehr Speicher pro n³:

Die Folie von SKhynix hat interessante Bilder dabei.
Mir mach nur die Stromdichte etwas sorgen, allerdings sollte das mit Kohlenstoffnanoröhren für die "bumps" kein Problem sein:

Für die Elektronikindustrie sind vor allem die Strombelastbarkeit und die Wärmeleitfähigkeit interessant: Erstere beträgt schätzungsweise das 1000-fache der Belastbarkeit von Kupferdrähten, letztere ist bei Raumtemperatur mit 6000 W/(m·K) mehr als 2,5-mal so hoch wie die von natürlichem Diamant mit 2190 W/(m·K)[5], dem besten natürlich vorkommenden Wärmeleiter. Da CNTs auch Halbleiter sein können, lassen sich aus ihnen Transistoren fertigen, die höhere Spannungen und Temperaturen als Siliziumtransistoren aushalten. Erste experimentelle, funktionsfähige Transistoren aus CNTs wurden bereits hergestellt.

http://de.wikipedia.org/wiki/Kohlenstoffnanoröhre

 

[w0mbat]

Wir wissen doch ehh schon, dass die R9 390X nicht günstig werden wird, aber so ein bisschen Dual-Link-Interposer wird da kaum ins Gewicht spielen.

Es gibt keinen dual-link interposer. Das war ein fake.

 

[FredD]

Mir mach nur die Stromdichte etwas sorgen, allerdings sollte das mit Kohlenstoffnanoröhren für die "bumps" kein Problem sein:

Wieso Sorgen? Welche Ströme [mA] müssen denn in so einem Speicherstapel geleitet werden?

CNT Transistoren sind ein separates Thema, da dürfte aber noch ein Thread irgendwo offen sein.

 

[isigrim]

@Wombat
gibt's dafür Beweise/Hinweise? Für mich klang das ziemlich glaubwürdig.

 

[WindHund]

Wieso Sorgen? Welche Ströme [mA] müssen denn in so einem Speicherstapel geleitet werden?
CNT Transistoren sind ein separates Thema, da dürfte aber noch ein Thread irgendwo offen sein.

Oge, bei einfachen Berechnungen klar, aber wenn da 9K oder 45Mbits Pixel in Echtzeit den 0/1 Zustand ändern, wird es lustig bzw bunt auf dem Schirm.
Bisher sind es knapp 191 Ampere pro Tahiti GPU mit 2048 Shader bei 348Bit SIV.

 

[FredD]

Oge, bei einfachen Berechnungen klar, aber wenn da 9K oder 45Mbits Pixel in Echtzeit den 0/1 Zustand ändern, wird es lustig bzw bunt auf dem Schirm.
Bisher sind es knapp 191 Ampere pro Tahiti GPU mit 2048 Shader bei 348Bit SIV.

HBM benötigt keine derart hohen Ströme. Solange bspw. eine leistungshungrige GPU nicht in einem Stapel sitzt, werden auch keine TSVs damit belastet. Interessant wäre dein Argument, wenn sagen wir, 4 (Teil-)GPUs in einem Stapel aufeinandergesetzt werden.

 

[SPINA]

AMD ist übrigens im HMC Konsortium vertreten und auch im HBM Konsortium.

Umso länger ich darüber nachdenke, umso mehr Sinn macht diese breite Aufstellung von AMD. AMD wird mittelfristig nämlich kaum um HMC herumkommen. HBM und HMC sind nicht bloß Konkurrenten, sondern ergänzen sich in vielen Teilbereichen. HBM ist vom Aufbau simpler gestrickt. Die Einfachheit von HBM ist jedoch keine Schwäche, sondern eine der Stärken. Die Herausforderung bei HBM liegt nicht im Funktionsprinzip, sondern in der Fertigung mit Stack samt TSV. Das hat man mit HMC gemein. Die Anbindung zum Host ist jedoch eine gänzlich andere. Bei HBM erfolgt diese über einen parallelen (obgleich mit 1024-Bit sehr breiten) Bus, wie schon seit DRAM Urzeiten üblich. Bei HMC wird dieser durch einen seriellen, Hochfrequenz-Link ersetzt. Das erinnert entfernt an die gescheiterten FB-DIMMs. Durch die seriellen Anbindung ist sogar eine Daisy Chain von mehreren HMCs möglich. Dadurch kommt man mit wesentlich weniger Datenleitungen aus und es sind größere Wegstrecken möglich. Es bedarf somit bei HMC keines teuren Interposers, weil die Chipstapel nicht in unmittelbarer Nähe zum Host untergebracht werden müssen. Das eröffnet neue Anwendungsfelder und gibt AMD mehr Spielraum. Bei GPUs wird man wohl auf absehbare Zeit allein auf HBM setzen, weil der bei HMC betriebene zusätzliche Aufwand keine ersichtlichen Vorteile bieten würde. Bei CPUs sieht es ein wenig anders aus. Dort könnte HMC den OEMs gerade recht kommen, weil er mehr Freiheiten bietet. Insbesondere wäre durch die Verwendung von HMC weiterhin ein getrennter Einkauf von CPU und DRAM möglich. Andernfalls müsste AMD sehen, wie sie den Tagespreis für den fest verlöteten Stacked DRAM an ihre Abnehmer weiterreichen. Letztendlich sind jedoch HBM und HMC beide nur Übergangstechnologien. Bei mobilen SoCs deutet sich an, dass die Zukunft bei der Integration von eDRAM mit Wide-I/O direkt in einen gemeinsamen Chipstapel mit CPU, GPU und FCH liegt, obwohl dies hohe Anforderungen an die Optimierung der Signalwege und die Kühlung stellt. Obgleich HBM und HMC nur Übergangstechnologien sind, werden sie trotzdem für viele Jahre die Platzhirsche sein.