Spekulationen zu aktuellen und zukünftigen Prozessen bei GlobalFoundries (<= 32nm)

FredD schrieb:
Das finale(?) 14XM Press-Release von GF mit überarbeiteter Roadmap
Zum Vergrößern anklicken....

Ich lese da "2012" als Datum der Folien...
Neues kann ich da drin auch nicht finden. Der 28nm-HKMG ist für 2011 eingetragen...die ersten AMD-Produkte (Kaveri) damit kommen Anfang 2014. Womöglich muss man für die anderen Prozesse auch drei Jahre drauf rechnen...dann wäre 14XM eher was für 2017...
 
BavarianRealist schrieb:
Ich lese da "2012" als Datum der Folien...
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Den Eintrag ganz hinten habe ich schon auch gelesen. Mit "final" dürfte es sich dabei um ein update handeln.

---------- Beitrag hinzugefügt um 17:57 ---------- Vorheriger Beitrag um 17:45 ----------

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Author: Kelvin Low
Erstellt: 19.09.2012
Geändert: 19.09.2012

Also doch, exakt 1 Jahr alt das Ganze.
 
Vermutlich, da jetzt schon viel für 450mm erarbeitet und gebaut wird. Siehe, es sind ja diverse Fabs im bau. (2stk, wenn ich mal so zähle.)
Wo Intel die baut bleibt vermutlich offen.
 
Ja kann sein. Es wird ja bekanntlich derzeit viel in 450mm investiert. Ob es die Lösung ist?? Erstmal bestehen die Finanzierungsvebunde der Fertiger, um die Hersteller zu entlasten.
 
Es wurde ja schon vor einiger Zeit von digitimes von fallenden 28nm-Wafer-Preisen gesprochen...
Jetzt wird davon berichtet, dass auch UMC nun einen gut laufenden 28nm-Prozess haben soll:
"UMC 28nm process yields top 70%, says report ... The improved yield rate of UMC's 28nm process also helped the foundry grab orders from MediaTek, the report indicating, without citing its source..."

Damit dürfte AMD auch von TSMC bessere 28nm-Preise erhalten. Zudem sollte keine Knappheit mehr an 28nm-Wafern herrschen. Und GF kommt hier einfach nicht richtig in die Puschen...
 
Wie FredD das schon anmerkte, hast du scheinbar einiges verschlafen :D. GF hat zudem schon dieverse Preise für ihre 28nm bekommen!.
 
Hab gerade im Radio gehört das jemand nen Kohlenstoff-Nanoröhren-Chip zum laufen gebracht hat, nähres in der Nature. Wollte ich nur mal anmerken.
 
Ein winziger MIPS Prozessor. Allerdings ist mir unklar, was die unter den halbleitenden CNTs verstehen. Da muss ich mir wohl mal das Paper zu Gemüte führen.
 
Die wollten doch nur ihrem Präsidenten imponieren. Schleimer :D
 
Zuletzt bearbeitet:
dekaisi schrieb:
Wie FredD das schon anmerkte, hast du scheinbar einiges verschlafen :D. GF hat zudem schon dieverse Preise für ihre 28nm bekommen!.
Zum Vergrößern anklicken....

Da muss mir ja noch viel mehr entgangen sein: welche "Preise" hat denn GF für seine 28nm-Prozesse bekommen? Dann nenne mir doch bitte mal mindestens zwei (Plural von "Preis") ;D
 
Sollte wohl klar sein, dass Interna, insbesondere Preise und andere Vertragsmodalitäten öffentlich nicht (oder nur selten) genannt werden. *
Entsprechend auch nicht als Beleg herhalten können. Einen Anteil der Produktionsmenge zur Konkurrenz auszulagern kann vielerlei taktische Hintergedanken haben, z.B. könnte so ein Warnsignal genutzt werden, um ein besseres Angebot von TSMC zu erhalten.
(*OT: Wäre wohl zu schön, bei offenen Preisen und Modallitäten auch über die Geschäfts-Praktiken Intels mehr zu erfahren)
 
IEDM ist mal wieder vor Weihnachten, das Programm gibts jetzt schon. Viel Finfet und FDSOI @20nm (wobei das wie schon öfters betont 14 und 16nm genannt wird, IBM/STM/GF gibts sogar im Titel an ("20nm Gate length for the 14nm node", lol):

Session 9: Circuit and Device Interaction – Advanced CMOS Technology Platform
Tuesday, December 10, 9:00 a.m.
International Ballroom Center
Co-Chairs: Ali Keshavarzi, Cypress Semiconductor
Shyh-Horng Yang, TSMC
9:05 a.m.
9.1 A 16nm FinFET CMOS Technology for Mobile SoC and Computing Applications, S.-Y.
Wu, C.Y. Lin, M.C. Chiang, J.J. Liaw, J.Y. Cheng, S.H. Yang, M. Liang, T. Miyashita, C.H. Tsai, B.C.
Hsu, S.Y. Chang, V.S. Chang, C.H. Chang, J.H. Chen, H.F. Chen, K.C. Ting, Y.K. Wu, K.H. Pan, R.F.
Tsui, C.H. Yao, T.L. Lee, P.R. Chang, H.M. Lien, W. Chang, H.M. Lee, C.C. Chen, T. Chang, R. Chen,
M. Yeh, Y.H. Chiu, M.H. Tsai, S.M. Jang, K.S. Chen, Y. Ku, Tawiwan Semiconducor Manufacturing
Company

For the first time, we present a state-of-the-art energy-efficient 16nm technology integrated with FinFET
transistors, 0.07um2 high density (HD) SRAM, Cu/low-k interconnect and high density MiM for mobile
SoC and computing applications. This technology provides 2X logic density and >35% speed gain or
>55% power reduction over our 28nm HK/MG planar technology. To our knowledge, this is the smallest
fully functional 128Mb HD FinFET SRAM (with single fin) test-chip demonstrated with low Vccmin for
16nm node. Low leakage (SVt) FinFET transistors achieve excellent short channel control with DIBL of
<30 mV/V and superior Idsat of 520/525 uA/um at 0.75V and Ioff of 30 pA/um for NMOS and PMOS,
respectively.

9:30 a.m.
9.2 High Performance UTBB FDSOI Devices Featuring 20nm Gate Length for 14nm Node and
Beyond, Q. Liu, M. Vinet*, J. Gimbert, N. Loubet, R. Wacquez*, L. Grenouillet*, Y.L. Tiec*, A.
Khakifirooz**, T. Nagumo***, K. Cheng**, H. Kothari, D. Chanemougame, F. Chafik, S. Guillaumet, J.
Kuss**, F. Allibert^, G. Tsutsui**, J. Li**, P. Morin, S. Mehta**, R. Johnson**, L.F. Edge**, S.
Ponoth**, T. Levin**, S. Kanakasabapathy**, B. Haran**, H. Bu**, J.-L. Bataillon, O. Weber*, O.
Faynot*, E. Josse, M. Haond, W. Kleemeier, M. Khare**, T. Skotnicki, S. Luning^^, B. Doris**, M.
Celik, R. Sampson, STMicroelectronics, *CEA-LETI, **IBM, ***Renesas, ^SOITEC,
^^GLOBALFOUNDRIES
We report high performance UTBB FDSOI devices with LG at 20nm. Competitive drive current
(1120/1220 µA/µm for N/PFET at 100nA/µm off current) and excellent electrostatics are achieved. Low
cSiGe PFET AVt is presented for the first time. It is also demonstrated that FDSOI reliability is superior
to Bulk devices.
9:55 a.m.

9.3 Monolithic 3D Chip Integrated with 500ns NVM, 3ps Logic Circuits and SRAM, C.-H.
Shen, J.-M. Shieh, W.-H. Huang, T.-T. Wu, B.-Y. Chen, G.-W. Huang, Y.-C. Lien*, C.-F. Chen**, M.-F.
Chang**, C. Hu***, F.-L. Yang, National Nano Device Laboratories, *Stanford University, **National
Tsing Hua University, ***University of California, Berkeley
For the first time, a sequentially processed sub-50nm monolithic 3D IC with integrated logic/NVM
circuits and SRAM is demonstrated using multiple layers of ultrathin-body (UTB) MOSFET-based
circuits interconnected through 300nm-thick interlayer dielectric (ILD). High-performance sub-50nm
UTB MOSFETs using deposited ultra-flat and ultra-thin (20nm) epi-like Si enable across-layer and in-layer high-speed 3ps logic circuits and 1-T 500ns plasma-MONOS NVMs as well as 6T SRAMs with
static noise margin of 280 mV and reduced footprint by 25%. Closely stacked monolithic 3D circuits
envision advanced high-performance, rich function, and low power intelligent mobile devices.
10:20 a.m.

9.4 2nd Generation Dual-Channel Optimization with cSiGe for 22nm HP Technology and
Beyond, C. Ortolland, D. Jaeger, T. Mcardle, C. Dewan, R. Robison, K. Zhao, J. Cai, P. Chang, Y. Liu,
D. Ioannou, P. Oldiges, P. Agnello, S. Narasimha, V. Narayanan, G. Freeman, IBM
In this paper we report on a comprehensive study of Silicon-Germanium channel (cSiGe) physics, layout
effects and impact on device performance. This work demonstrates a 2nd generation of dual channel
technology, which meets the 22nm high performance (HP) requirement. Modeling and simulation are
used to optimize the process to obtain 20% performance boost and 10% Short Channel Effect (SCE)
improvement. This 2nd generation high performance dual channel process has been integrated into a
manufacturable and yieldable technology, thereby providing a solid platform for introduction of SiGe
FinFet technology
10:45 a.m.

9.5 Retention Time Optimization for eDRAM in 22nm Tri-Gate CMOS Technology, Y. Wang,
N. Bisnik, R. Brain, F. Hamzaoglu, N. Lindert, M. Meterelliyoz, J. Park, S. Tomishima, A. Umut, K.
Zhang, Intel Corporation

A high performance eDRAM technology has been developed based on a high-performance and low-power 22nm tri-gate CMOS process. By applying noise reduction techniques and extensive device and
design co-optimization, over 100µs retention time at 95°C has been achieved for a Gbit array with robust
manufacturing yield.
11:10 a.m.

9.6 Embedded FLOTOX Flash on Ultra-Low Power 55nm Logic DDC Platform, M. Hori, K.
Fujita, M. Yasuda, K. Ookoshi, M. Tsutsumi, H. Ogawa, M. Takahashi, T. Ema, Fujitsu Semiconductor
Ltd.
We have successfully embedded flash on an ultra-low power 55nm DDC platform. In spite of reduced
thermal budget of DDC process, single-bit charge loss of flash after cycling is comparable to that of
baseline embedded flash. Improved variability and resultant ultra-low power digital performance of the
DDC process is maintained.
11:35 a.m.

9.7 Innovations in Special Constructs for Standard Cell Libraries in Sub 28nm Technologies
(Invited), M. Rashed, M. Tarabbia, J. Kim, N. Jain, S. Ahmed, I. Rahim, J. Kim, I. Lin, S. Chan, H.
Yoshida, S. Beasor, L. Yuan, J. Kye, J. Chee, S. Johnson, U. Schroeder, N. Cave, T. Tang, S. Kengeri, S.
Venkatesan, GLOBALFOUNDRIES
The breakthrough in middle of line local interconnect is realized by the innovative “Special construct
based approach” first proposed in the ISDA alliance by GLOBALFOUNDRIES where SRAM like local
interconnect “connectivity shapes” were carefully constructed and validated by respective Litho and
process integration models in the context of random logic. These constructs were then validated in Silicon
by carefully chosen design of experiments in Technology Qualification and Validation Testchips as well
as SOC based Design Testchips. In this paper, we will explain and provide some critical illustrations how
these special constructs have enabled the GLOBALFOUNDRIES 20nm technology to offer Industry’s
most compelling technology solutions for power, performance and cost metrics that cover the entire range
of semiconductor product landscape. These innovations in “Special Constructs” based MOL local
interconnects along with optimum M1 Litho solution and 80nm 1.3x metal adoption led the way to
achieve industry’s most optimum 20nm technology offerings. These constructs are also fully re-used in
our 14nm FinFET Technology with significant PPA advantages without having to scale Poly or Metal
Pitch.
Session 10: Memory Technology – RRAM and FERAM
Tuesday, December 10, 9:00 a.m.
International Ballroom East
Co-Chairs: Sabina Spiga, CNR-IMM, Laboratorio MDM
Chrong Jung Lin, National Tsing-Hua University
9:05 a.m.

10.1 Improvement of Data Retention in HfO2 / Hf 1T1R RRAM Cell Under Low Operating
Current, Y. Chen, M. Komura*, R. Degraeve, B. Govoreanu, L. Goux, A. Fantini, N. Raghavan, S.
Clima, L. Zhang, A. Belmonte, A. Redolfi, G.S. Kar, G. Groeseneken, D. Wouters, M. Jurczak, imec,
*Toshiba assignee at imec
In this study, we identify the mobile oxygen diffusion from oxygen scavenging layer as a dominant
controlling parameter in determining the retention degradation in HfO2 based RRAM. By limiting the
oxygen diffusion with an additional annealing applied after RRAM cell formation, the retention has been
greatly improved. Electrical tuning of drifting the mobile oxygen further away also improves the retention
without increasing the switching current.
Zum Vergrößern anklicken....
http://www.his.com/~iedm/program/13advprg.pdf

Wundere mich aber, dass da bei FDSOI "high-performance" dabei steht. Scheint aber die STM-Version zu sein, die haben da 15 Forscher dabei. Edit: IBM hat auch 15 .. .also 50/50 ... kA wer da nun führend ist. Ein Bekannter meinte mal, dass der Erstgenannte bei solchen Papers der Chef ist, das wär ein STMler.
 
Scheinbar haben einige hier verschlafen das einige der Preise GlobalFoundries schon wieder entzogen wurden beziehungsweise zurückgegeben werden mussten.

Welche? Das kann man leider nicht sagen, denn

es sollte wohl klar sein, dass Interna, insbesondere Preise und andere Vertragsmodalitäten öffentlich nicht (oder nur selten) genannt werden. Entsprechend auch nicht als Beleg herhalten können.
Zum Vergrößern anklicken....
 
@ME
Redest du über Wafer-Preise oder Auszeichnungen? Welchen Erkenntnis- und Informationswert hat dein Post?
(rhetorische Frage)
 
Ich rede von den Preisen für die GF angeblich schon mehrfach für ihre 28nm bekommen haben soll.

Die Frage nach diesen Preisen wurde von Dir beantwortet mit dem Hinweis darauf das sie wohl verständlicherweise nicht öffentlich behandelt würden. Was erstmal total gut und richtig und wichtig klingt..bis man es mal spiegelt. Das habe ich getan, um die Seifenblase als solche kenntlich zu machen. Wo genau liegt nun Dein Problem?
 
Ich denke,dass er keine Trophäen meinte sondern tatsächlich die Preise die in Verträgen für GF Produkte mit den Kunden ausgehandelt wurden.
Sollte wohl klar sein, dass Interna, insbesondere Preise und andere Vertragsmodalitäten öffentlich nicht (oder nur selten) genannt werden.
Zum Vergrößern anklicken....
Der Bezug auf eben die Preise die GF für Ihre Produkte als Anerkenung erhalten hatte, kam von dekaisi:
GF hat zudem schon dieverse Preise für ihre 28nm bekommen!.
Zum Vergrößern anklicken....
und hat sich wohl eher auf unterschiedliche Preise bezogen. Wenn man es als direkte antwort zu BR liest, kann nur die flexible Preisgestaltung gemeint sein.... auch wenn es nicht geschickt formuliert ist.

Der Interpretation von wosch666 wäre ich nicht so schnell gefolgt, wobei wie gesagt dies sicherlich der ausdrucksweise geschuldet ist.
Daher redet ihr nun von verschiedenen Dingen ;)

---------- Beitrag hinzugefügt um 12:54 ---------- Vorheriger Beitrag um 12:47 ----------

Aber nur um das zu belegen. Hier sind ein paar Auszeichungen für GFs 28nm Produktion:

28nm SLP für Rambus Speicherchips und ST-Ericssons Nova A9600
http://www.globalfoundries.com/newsroom/2011/20110830_Awards.aspx

Die werden auch üblicherweise nicht wieder zurück genommen nachem sie verliehen wurden. Und natürlich sind sie auch nicht geheim - was ziemlich sinnlos wäre ;)
 
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