Spekulationen zu aktuellen und zukünftigen Prozessen bei GlobalFoundries (<= 32nm)

Auch durch fortwährende Wiederholung wird durch Fanboys Hoffnung (DDR4) keine AMD Produktplanung.
Oder hat AMD DDR4 schon irgendwo erwähnt?
Nö natürlich nicht, aber für mich gibts keinen anderen Grund fürs ändern der Roadmap.
Ich schreib nicht umsonst im Konjunktiv ^^
@Opteron Allerdings ist das kein HP Prozess, den AMD für APUs oder GPU verwenden könnte.
Jo das ist klar, ging nur um ne ziemlich schräge Vermutung, ob da irgendwas für AMD herauskommen könnte. Naja, wohl eher nicht. Entweder hat GF nen 28nmSHP Prozess in der Schublade und AMD will den haben, oder eben nicht.
 
Übrigens listet sogar Dein pdf UTBOx als Option (zwar zusammen mit strain, aber das sind ja nur Beispiele). UTBOx (10 bis 30nm) ist eine Option für die Wafer, standardmäßig ist das BOx ~145nm dick (genauer Wert kann vom Kunden innerhalb gewisser Grenzen gewählt werden, genau wie auch bei UTBOx), wie in Deinem Link ja auch angegeben.

Dass die BOx bei 10nm anfangen kann, habe ich ja oben auch aufgeführt. Allerdings finde ich bei "Options" den Hinweis "...available or under assessment...". Ausgereift ist das also noch nicht.

In dieser ~2 Jahre alten pdf findet sich der Hinweis (bei der Selfheating-Frage), daß das Problem mit der UTBOx-Option deutlich geringer ist als bei der Standard-BOx-Dicke. Ist ja eigentlich auch klar.

Dieses Paper ist ja eigentlich als Werbeschrift für SOI konzipiert. Trotzdem liest sich gerade Seite 14 (Q11-How about Self-Heating) als Hinweis, dass man die Probleme nur im LPP sorglos verdrängen kann.

Danke noch für die Rechnung.

Ich denke, gerade im Channel eines Standard-Logik-Gatters werden keine hohen Ströme fließen. Ich frage mich eher, ob ein zeitgemäßer Chip mit rund einer Milliarde noch komplett als Logik verstanden werden kann. Da müssen inzwischen doch erhebliche Anteile zum Stromsparen implementiert werden, wo ganze Bereiche stromlos gschaltet werden, bzw. Spannungslevel rauf und runter getunt werden. Darin werden m.E. Bereiche enthalten sein, wo deutlich höhere Ströme fließen, die dann die Grenze des Machbaren definieren.
MfG
 
Dass die BOx bei 10nm anfangen kann, habe ich ja oben auch aufgeführt. Allerdings finde ich bei "Options" den Hinweis "...available or under assessment...". Ausgereift ist das also noch nicht.
Steht da, welche Optionen noch "under assessment" sind oder woher weißt Du, daß UTBOx nicht schon unter verfügbar fällt, da ja die Oxidschichtdicke laut Dir bei 10nm anfangen kann? ;)
Ich sage doch nur, daß mit UTBOx das self heating abnimmt und dies somit weniger kritisch wäre.

Und durch den Channel fließt der komplette Strom des Transistors im geschalteten/geschlossenen Zustand (Ion). Wenn das selfheating nicht da auftritt, dann nirgendwo.
Natürlich werden unbenutzte Bereiche heutzutage vom Takt getrennt und außerdem die Eingänge auf Null gelegt (so daß durch die Transistoren nicht unnötig Strom fließt, nur noch ein paar Leckströme, bei längerer Inaktivität kann man u.U. ganze Bereiche von der Versorgungsspannung trennen [powergating, dafür gibt es aber speziell designte und auch riesige Transistoren]). Aber trotzdem kannst Du nicht verhindern, daß bestimmte Bereiche einer CPU oder allgemein jedes ASICs unter Vollast längere Zeit zu tun haben (ALUs, Register files, Scheduler). Dort ist das Selfheating dann eventuell ein Problem.

Edit:
Falls es Dich interessiert. Seite11: Wärmeeintrag ist dort modelliert als Strom zwischen Drain und Source (durch den Channel) multipliziert mit dem Spannungsabfall dazwischen. Solche Beschreibungen lassen sich recht häufig finden.
 
Zuletzt bearbeitet:
Ich will hier auf nix rumreiten. Ob available oder under assessment mag jeder interpretieren wie er will.
Danke auch für das Paper. Allerdings ist es mit sieben Jahren deutlich älter als es FD-2D Wafer für die 28nm Fertigung gibt. Ist halt allgemein formuliert, die Gleichungen werden auch unter kleineren Geometrien stimmen. Bloß hilft die Schlussfolgerung, dass man den Wärmedurchlasswiderstand mithilfe einer Body-Source-Diode als Thermometer messen kann, als Lösungsansatz nicht weiter.

Ich stimme auch nicht darin überein, dass Ströme nur im Channel des geschlossenen Transistors fließen. Natürlich fließt der weiter, der bleibt ja nicht irgendwo stehen. Nenn es Kontinuitätsgleichung oder 2. Kirchhoffsches Gesetz. Die Frage ist eher, ob der Transistor die Stelle ist, wo die thermische Belastung am höchsten ist. Die "Leiterbahn" läuft doch jenseits des Transistors durch dieselbe dünne Schicht, in der genau dieselbe "Self-Heating" Problematik besteht.

Sei es wie es will. Jedenfalls hat keiner einen HPP für 28nm fdSOI entwickelt. Gegenbeweise nehme ich gerne entgegen. Und mutmaßlich ist es jenes "Self-Heating", was die Teilnehmer davon abgehalten hat, weil sie es unter HPP Bedingungen nicht in den Griff bekommen haben. Wenn ich mir die überragenden Eigenschaften des 28nm fdSOI Prozesses gegenüber bulk bei ST-Ericcson ansehe, dann wäre AMD bescheuert, nicht denselben Weg zu gehen, wenn er denn für einen HPP machbar wäre.
MfG
 
Danke auch für das Paper. Allerdings ist es mit sieben Jahren deutlich älter als es FD-2D Wafer für die 28nm Fertigung gibt. Ist halt allgemein formuliert, die Gleichungen werden auch unter kleineren Geometrien stimmen.
Du sagst es. Außerdem gibt es entsprechende Beschreibungen durchaus zu finden, ich habe halt nur eines der ersten Suchergebnisse genommen, die Google zu dem Thema ausspuckte.
Bloß hilft die Schlussfolgerung, dass man den Wärmedurchlasswiderstand mithilfe einer Body-Source-Diode als Thermometer messen kann, als Lösungsansatz nicht weiter.
In der Präsentation ging es um die Messung und Charakterisierung des Selfheating-Effektes. ;)
Ich stimme auch nicht darin überein, dass Ströme nur im Channel des geschlossenen Transistors fließen. Natürlich fließt der weiter, der bleibt ja nicht irgendwo stehen. Nenn es Kontinuitätsgleichung oder 2. Kirchhoffsches Gesetz. Die Frage ist eher, ob der Transistor die Stelle ist, wo die thermische Belastung am höchsten ist. Die "Leiterbahn" läuft doch jenseits des Transistors durch dieselbe dünne Schicht, in der genau dieselbe "Self-Heating" Problematik besteht.
Nö, die Leiterbahnen laufen eine oder mehr Schichten höher, sie sind also weiter weg vom BOx, da verteilt sich das also schon mal besser. Und Metall hat dann doch noch eine höhere Leitfähigkeit, sprich, die über den Leitungen abfallenden Spannungen sind geringer. Natürlich gibt es da eine Menge, wo dann im Endeffekt auch was zusammen kommt (und bei kleineren Strukturgrößen wird das tendentiell auch mehr), aber das Meiste wird zumindest bisher schon noch direkt am Transistor irgendwo zwische Source und Drain verbraten (auch die Leckströme heizen im Prinzip dort), und dies ist auch entscheidend für das Selfheating.
Jedenfalls hat keiner einen HPP für 28nm fdSOI entwickelt. Gegenbeweise nehme ich gerne entgegen. Und mutmaßlich ist es jenes "Self-Heating", was die Teilnehmer davon abgehalten hat, weil sie es unter HPP Bedingungen nicht in den Griff bekommen haben. Wenn ich mir die überragenden Eigenschaften des 28nm fdSOI Prozesses gegenüber bulk bei ST-Ericcson ansehe, dann wäre AMD bescheuert, nicht denselben Weg zu gehen, wenn er denn für einen HPP machbar wäre.
MfG
Da Du STM und deren fdSOI-Prozess ansprichst, so low- power sieht der gar nicht aus, wenn man das mal mit den 28nm LP und 28nm G Prozessen vergleicht:
st_fd_soi_28nm0bksi.png


Die bulk-Prozesse benutzen übrigens schon Transistoren mit geringer Schwellspannung (low voltage threshold, LVT) oder gar xLVT (extreme low voltage threshold), das sind also die schnellsten, die zur Verfügung stehen (für den "G" Prozeß [den man auch HP nennen könnte], haben die zum Vergleich noch die Skalierung für standard bzw. regular voltage threshold eingetragen). Die fdSOI-Variante ist bei gleicher Leakage / gleichem Verbrauch (oder sogar niedriger) konsistent schneller als der G-Prozeß. In dem Vergleich spricht also von der Performance nichts dagegen, das ganze einen HP-Prozeß zu nennen, auch wenn der Prozeß noch nicht auf höchste Performance getuned wurde und von der Auslegung näher an einem LP-Prozeß ist. Übrigens, schau Dir mal Seite 26 an, da behauptet STM, daß Selfheating praktisch vernachlässigbar wäre.

Und wie ST selber sagte:
STM schrieb:
We then compared the 28nm FD-SOI to a 28nm bulk low-power-oriented ‘LP’ process and to different performance-oriented ‘G’-type processes, on a DDR3 Memory Controller. The results indicated FD-SOI had:
•comparable performance to the “G”-type processes at high Vdd, with additional room for overdrive (and without the complexity of ‘G’-type processes)
overall best performance across all practical Vdd values
•a competitive advantage at low Vdd, with over 40% performance advantage over ‘G’ at 0.6V power supply
•best power efficiency
Additional benchmarking on an ARM Cortex-A9 is confirming these results.
Die etwas jüngere Grafik von den A9-Tests siehst Du oben.

Und wenn ich das richtig sehe, dürfte ein Grund für das vernachlässigbare Selfheating sein, daß deren 28nm fdSOI-Variante bereits eine ultra-dünne BOx-Schicht benutzt:
STM schrieb:
At STMicroelectronics, we call our flavor of planar FD-SOI UTBB, for ultra-thin body & box. As such, it leverages SOI wafers with both ultra-thin top silicon and ultra-thin buried oxide (BOX).
[..]
UTBB at 28nm
[..]
FD-SOI/UTBB (with 7nm top silicon thickness and 25nm buried oxide thickness)
 
Zuletzt bearbeitet:
Klar ist, dass Ströme unkritisch sind, die auf höheren Lagen in besser leitendem Material mit gröberen Strukturen und geringerer Stromdichte fließen. Da müssen sie vom Transistor aber erst einmal hinkommen.
Ich bin kein Experte für Schaltungsdesign, aber m.E. sind Verbindungen in der untersten Lage zwischen Transistoren eher die Regel als die Ausnahme. Wie sonst will man denn eine typische 28nm Transistorendichte hinbekommen? Wenn von jedem Transistor zum nächsten erst einmal auf eine höhere Schicht geleitet werden muss, die vielleicht in 130nm Strukturgröße gebaut ist, dann könnte man die Transistoren auch gleich in 130nm bauen. Man hätte doch keinen Vorteil von winzigen 28nm Transistoren in einem groben 130nm Raster mit riesigen Lücken dazwischen.

Ich kann aus dem Bild nicht schließen, ob der Prozess low- oder high-Power ist. Die Aussage ist, dass der Prozess bei gegebener Frequenz eine niedrigere Spannung benötigt als der LP Prozess und über einen weiteren Bereich skaliert als der G Prozess. Das G steht i.d.R. für General Purpose, nicht zu verwechseln mit HP oder SHP.

Dass ST-E davon spricht, Self-Heating macht in ihrem Prozess keine Probleme, ist doch zu erwarten. Sonst würde es den Prozess ja auch nicht geben, oder? Daraus kann ich jedenfalls nicht schließen, dass die Self-Heating-Problematik auch für einen hypothetischen HP Prozess gelöst wäre.

Wie dem auch immer sei, hier noch ein pdf mit etwas Inhalt zum Transistoraufbau für Interessierte.

Ich halte mich jetzt raus, ohne tiefere Kenntnisse drehen wir uns im Kreis. Trotzdem danke für die fruchtbare Diskussion.
MfG
 
Jo das ist klar, ging nur um ne ziemlich schräge Vermutung, ob da irgendwas für AMD herauskommen könnte. Naja, wohl eher nicht. Entweder hat GF nen 28nmSHP Prozess in der Schublade und AMD will den haben, oder eben nicht.

ich finde das überhaupt nicht abwegig. SHP ist doch bestens geeignet.
 
ich finde das überhaupt nicht abwegig. SHP ist doch bestens geeignet.
Jo, aber das 20nm ab Juni hat mich irritiert. Hab jetzt nochmal geguckt, laut der Roadmap, auf der auch 28nm-SHP steht, gibts 20nm-SHP erst 2014. Das was im Juni anläuft. und auch für 2013 gelistet ist, ist nur der 20nm-LPM-Prozess.
Außerdem sollte 28nm ja billiger sein, dazu weniger Risiko, wenn - dann wirds wohl doch der Prozess für die ersten Chips einer neuen Server-Plattform. Wenn die ~2014 kommt muss ja alles fertig sein, 20nmSHP wär sicherlich noch etwas zu früh.
 
Wie sonst will man denn eine typische 28nm Transistorendichte hinbekommen? Wenn von jedem Transistor zum nächsten erst einmal auf eine höhere Schicht geleitet werden muss, die vielleicht in 130nm Strukturgröße gebaut ist, dann könnte man die Transistoren auch gleich in 130nm bauen. Man hätte doch keinen Vorteil von winzigen 28nm Transistoren in einem groben 130nm Raster mit riesigen Lücken dazwischen.
Man kann zwar (aber längst nicht immer) Source und Drain benachbarter Transistoren direkt verbinden (ermöglicht effizienteres Layout, ist eine Optimierungsaufgabe), trotzdem werden die unteren Metal-Layer (z.B. M1 bis M3, die sogenannten "critical layers") mit den gleichen Tools belichtet, wie auch für Prozeßschritte für die Transistoren benutzt werden. Dort können also sehr wohl die Gates benachbarter Gates oder auch source/drain Regionen beinahe beliebig verbunden werden (ist natürlich ein Routing-Problem). Ein Transistor ist ja auch größer (also als Abstand zwischen den Source- und Drain-Regionen oder zwischen zwei Gates, kann etwas unterschiedlich sein), als die Zahl im Namen der Technology Node angibt.

Ein TEM-Bild eines Schnitts durch die Transistoren mitsamt den Kontaktierungen von Intels aktuellem 22nm Prozeß sieht z.B. so aus:
M1_M0_CG_pitch_18K_ann-r-c_branded-c_branded.png

Ist ein wenig schwierig zu erkennen, weil die abgebildete Schichtdicke (also die Tiefe) größer ist als die relevanten Abstände der Strukturen (man sieht die Sachen also transparent und auch Dinge die davor bzw. dahinter sind), aber man erkennt schon, daß der Pitch der Kontaktierungen den Abständen entsprechen kann. Man sieht von links nach rechts eine Finne, mit mehreren Gates daran, die mittleren 4 sind funktional, ganz am Rand (jeweils rechts und links) sind dann 2 Dummy-Gates (für regelmäßigere Strukturen für das Layout).
 
Zuletzt bearbeitet:
Ich hab hier nochmal was zum Thema DIE Stacking ausgegraben:
GloFo installiert in FAB 8 Tools für das DIE Stacking in 20nm mittels Through Silicon Vias (TSV).
"...For example, the technology could allow circuit designers to place stacks of memory chips on top of an application processor, which can dramatically increase memory bandwidth and reduce power consumption. ..."
Ist denn die Speicherbandbreite ein ernsthaft limitierender Faktor, z.B. bei den GPUs der APUs?
Weiter unten:
"...The first full-flow silicon with TSVs is expected to start running at Fab 8 in Q3 2012..."
Das sehe ich eher als Research. Zumal man mit 20nm in ein paar Monaten sicher noch nicht in Volumenproduktion ist. ;)
MfG
 
"...For example, the technology could allow circuit designers to place stacks of memory chips on top of an application processor, which can dramatically increase memory bandwidth and reduce power consumption. ..."
Ist denn die Speicherbandbreite ein ernsthaft limitierender Faktor, z.B. bei den GPUs der APUs?

Nicht nur bei GPUs, sondern auch bei CPUs. Mit einem wesentlich schnelleren Speicherinterface könnte man sich beispielsweise den kompletten L3-Cache sparen und damit haufenweise Transistoren.
 
Sry, das ich dazwischen funke:


Jetzt beschwert sich auch Broadcom, dass 28nm (zu) teuer ist und sich das wohl über die Zeit nicht wirklich bessern wird und dass sich das dann auch auf 20nm (und wahrscheinlich darunter) übertragen lässt:

http://www.electronicsweekly.com/bl...og/2012/05/the-end-of-the-learning-curve.html

28nm is the first process shrink which doesn't deliver a cheaper chip, says Scott McGregor, CEO of Broadcom.

According to McGregor, not only is 28nm more expensive than 40nm now, as might be expected at the start of a node, but that, on Broadcom's current projections, 28nm will never be cheaper than 40nm across the whole lifetime of the node.

"What we're seeing in the industry is the cost of next-generation nodes rising exponentially," says McGregor, "what this means is, unless you need the advanced process because of performance reasons or die-size reasons, you're not going to get a cost benefit from converting to the new node."[...]

Dann komt noch ein bißchen Gelaber, von wegen Apple wäre bei 40 nm stehen geblieben, der neue A5 Chip im iPad 2 in 32nm von Samsung sagt da was ganz anderes. Darüber hinaus hat Apple ja anscheinend schon bei TSMC ein paar Test tape outs in 28nm gehabt.

Also von daher, sehr schlecht recherchiert der Rest, aber es geht ja auch nur um die Aussagen von Mr. McGregor.
 
Zuletzt bearbeitet:
Stehengeblieben insoferne, dass die neue Generation Ipad 3 den A5x in 45nm gefertigt hat.
Die Frage ist wieviele A5 in 32nm überhaupt noch hergestellt werden für ein Ipad 2 welches nicht mehr angeboten wird.
 
Aha ok, dann sollten ein paar A5en produziert werden.
Dennoch denke ich bezieht sich das ganze auf den A5x der bei 45nm blieb.

lg
__tom
 
Ja und?

Sie haben den "alten" A5 auf 32nm geshrinkt, das ist natürlich die Vorlage für den A6, der entweder bei Samsung oder eben bei TSMC in 28nm o.ä. ausgestatteten Fabs gefertigt werden könnte. In der Hinsicht sind sie schneller als zum Beispiel Texas Instruments die erst im Q3 auf 28nm wechseln. Und dabei ist es unerheblich, ob es sich um ein "altes" Produkt handelt oder nicht. Dass der A5X nicht geshrinkt wurde liegt sicherlich daran, dass es evtl. nicht geklappt hat bzw. der Chip so groß war, dass der ausgereifte 45nm Prozess hohe Yields und damit höhere Kapazitäten für das Endprodukt versprochen hat.

Apple nimmt gerne in so einer Situation Geld in die Hand um sich in irgendeine Fab einzukaufen, oder zum Beispiel den ganzen NAND-Flashspeicher Markt leerzukaufen 8-(, aber hier war es offensichtlich besser noch bei 45nm zu bleiben. Als das Ding entwickelt wurde gabs ja auch noch gar keinen 32nm Prozess bei Samsung, schätze ich mal. Und 28nm war zu der Zeit auch sicherlich noch Zukunftsmusik.
 
Der A5 in 32nm wird auch teildeaktiviert im Apple TV verwendet, das sind schon ordentliche Stückzahlen.
 
EETimes in einem Artikel in dem es eigentlich um "SmartFill" (was ist das?) geht:

Globalfoundries (Sunnyvale, Calif.) claims its 20-nm low-power manufacturing technology delivers up to 40 percent performance improvement and twice the gate density of 28-nm. The company’s Fab 8 in New York began running full-loop 20-nm silicon in January, and silicon delivery is expected in the second half of this year, the company said.
 
EETimes in einem Artikel in dem es eigentlich um "SmartFill" (was ist das?) geht:
Es geht quasi um die Art, wie die nicht verwendeten Bereiche aufgefüllt werden, da eine ganze Reihe von Prozessen darauf reagieren. Wobei man das in verschieden Rastern betrachten muss, lokal was ist so in der direkten Umgebung eines Baulelmentes (wenige µm) und global (wie ist die Verteilung auf dem Chip) sehen muss.

"Besides CMP-ECD issues"
Klar, wenn Du polierst macht es einen Unterschied, ob da ein Metall ist oder ein Oxid, und da kann nicht große Platten erlauben, wenn man einen homgene Prozess möchte.

"such as etch"
Ätzprozesse reagieren empfindlich auf die Menge (Fläche) die geätzt werden soll. So was sollte also homogen über den Chip sein.
 
Ich hatte gestern etwas recherchiert

21.März.2012
http://www.globalfoundries.com/newsroom/2012/20120321.aspx
250.000 32nm-HKMG Dresden

06.Mai.2012
http://www.eetimes.com/electronics-news/4374611/GloFo--TSMC-report-process-tech-progress
400,000 32/28 nm HKMG

Globalfoundries estimates only about ten percent of its total 90,000 wafers/month capacity will come from its Fab 8 by the end of the year. But 12 months later that could expand to nearly a third of about 180,000 wafers/month

Die 90.000 Wafer/month wurde nicht konkret als HKMG-300mm-Wafer beschrieben, aber bei den genannten 250.000 @ Mitte-März --> 400.000 Wafer @ Anfang-Mai würde das reinpassen.

Es sieht vielversprechend aus, was gerade bei GF abläuft.
Bedenken sollte man, dass Intel mit AFAIK so 120.000 (-150.000) Wafer/Monat liegt und GF bald auf Intel aufschließen könnte.

Interessant dürfte Fab 8 aus Sicht der Forschung & Entwicklung werden.
Wenn ich es richtig verstanden habe, dürfte dort eher die Bulk-Entwicklung stattfinden, während in Dresden eher die SOI-Entwicklung stattfinden wird.
Nachdem die Fab 8 endlich in Arbeit ist, könnte das der Startschuss sein, wo GF mit Hilfe von der Fab 8 - Forschung den Abstand zu Intel reduzieren könnte.
Wobei das nicht von heute auf morgen geht und es sich nicht automatisch bei Kaveri zeigen wird. Aber 3D-Stacks & 20nm wird in Fab 8 schon brave entwickelt.
 
@Opteron
Ich sehe das so, dass ST-E für 28nm Crolles als Fertigungsstandort angegeben hat, denn die FAB ist kaum ausgelastet (siehe Q&A vom letzten CC), weil ST-E unter dem Auftragsrückgang seiner Hauptkunden Ericcson und Nokia gelitten hat. Jetzt muss ST-E erst einmal wieder auf die Beine kommen und seine FAB auslasten, was m.E. frühestens Mitte/Ende 2013 der Fall sein kann. Wenn ST-Es fdSOI Designs ankommen und der Bedarf daran oder den 20nm Nachfolgern steigt, dann will ST-E natürlich offen sein für mehr Aufträge und gibt daher Albany als Foundry für weitere Kapazitäten an. Gemeint ist m.E. Globalfoundries (technologisch gesehen, geht auch IBM, aber die lagern eher selbst zu GF aus, als dass sie daran interessiert sind, Foundry zu sein). Denkbar wäre vielleicht auch Samsung, das afaik einen ähnlichen Gate-First Prozess anwendet. M.E. wäre der von ST-E angewendete fdSOI Prozess relativ leicht von GF adaptierbar. Allerdings ist das kein HP Prozess, den AMD für APUs oder GPU verwenden könnte.
So jetzt ist es sicher, GF darf STMs fdSOI Prozesse benutzen, dafür bekommen die FAB-Kapazität:
Der größte europäische Chiphersteller STMicroeletcronics sichert sich zusätzliche Fertigungskapazität für die 20-Nanometer-Generation beim Auftragsfertiger Globalfoundries. Dabei darf Globalfoundries dann auch Fertigungsaufträge anderer Firmen für die von ST entwickelte 28- und 20-nm-Prozesstechnik auf Fully-Depleted-(FD-)SOI-Wafern annehmen.
http://www.heise.de/newsticker/meld...erieren-bei-20-nm-FD-SOI-Technik-1616142.html
 
Das war nach der Analystenkonferenz von ST-Micro vom 23.05. so in etwa zu erwarten.
Heise hat sich natürlich den Link zur originalen Pressemitteilung gespart.

Mich hätte noch interessiert, wer die zweite Foundry für den 28nm bulk Prozess (Gate-First) ist, siehe hier, Seite 21.

ST-Micro will auf Dauer natürlich nicht der einzige sein, der die fdSOI Entwicklung anwendet. Kürzlich gab es Gemunkel (find grad keinen Link), ST-Ericcson würde SOC-Design-Dienstleistungen auf der Basis von fdSOI anbieten.
MfG
 
Ich glaube auch an Samsung als Zweit-Foundry, hätte es aber gerne bestätigt bekommen.
Immerhin war TSMC von 90nm bis 32nm in der Crolles 2 Allianz assoziiert, also als Lizenznehmer für die Fertigung mit im Boot, um den anderen Teilnehmern eine erweiterte Werkbank in Aussicht zu stellen. Die Karte ist afaik nie gezogen worden, jedoch hätte es bedeutet, dass TSMC auch gate-first produziert.

Und wo wir gerade bei TSMC sind, die planen doch tatsächlich eine 450mm FAB für 14nm FinFETs, nachdem sie im kommenden Jahr eine 450mm-Pilotlinie in einer bestehenden 300mm-FAB für 20nm auflegen wollen.
MfG
 
Zurück
Oben Unten