Was geht derzeit in AMDs BIOS Updates für Carrizo ab - kommt da ne neue APU oder gar Zwei ?!

[Crashtest]

Lang gabs nix zu berichten bzgl. neue APUs von AMD .... aber die Updates des Carrizo-PIs auf 1.1.0.0 (Binary PI 1.4) brachten dies hier:

\amd\pi\00660F01\Proc\CPU\cpuRegisters.h

#define CZ_SOCKET_FP4 0
#define ST_SOCKET_FP4 0
#define ST_SOCKET_FT4 3
#define SOCKET_IGNORE 0xF

Frage 1 - was ist FT4
Frage 2 - was ist "ST" etwa Stoney ?

Noch besser ist jedoch die CPUFam Abteilung

\amd\pi\00660F01\Proc\CPU\Family\cpuFamRegisters.h

// This define should be equal to the total number of families
// in the cpuFamily enum.
#define MAX_CPU_FAMILIES 15
#define MAX_CPU_REVISIONS 15 // Max Cpu Revisions Per Family

// CPU_LOGICAL_ID.Family equates
// Family 15h equates
#define AMD_FAMILY_15_CZ 0x0004u
#define AMD_FAMILY_CZ (AMD_FAMILY_15_CZ)

#define AMD_FAMILY_15_ST 0x0008u
#define AMD_FAMILY_ST (AMD_FAMILY_15_ST)

#define AMD_FAMILY_15 (AMD_FAMILY_15_CZ | AMD_FAMILY_ST)

// Family Unknown
#define AMD_FAMILY_UNKNOWN 0x8000u


// Family 15h CPU_LOGICAL_ID.Revision equates
// -------------------------------------

// Family 15h CZ steppings
#define AMD_F15_CZ_A0 0x0001u
#define AMD_F15_CZ_A1 0x0002u
#define AMD_F15_BR_A1 0x0004u
// Family 15h ST steppings
#define AMD_F15_ST_A0 0x0010u
// Family 15h Unknown stepping
#define AMD_F15_UNKNOWN 0x8000u
// CZ and BR
#define AMD_F15_BR_Ax (AMD_F15_BR_A1)
#define AMD_F15_BR_ALL (AMD_F15_BR_Ax)

#define AMD_F15_CZ_Ax (AMD_F15_CZ_A0 | AMD_F15_CZ_A1 | AMD_F15_BR_Ax)
#define AMD_F15_CZ_ALL (AMD_F15_CZ_Ax | AMD_F15_BR_ALL)

// ST
#define AMD_F15_ST_Ax (AMD_F15_ST_A0)
#define AMD_F15_ST_ALL (AMD_F15_ST_Ax)

#define AMD_F15_ALL (AMD_F15_CZ_ALL | AMD_F15_ST_ALL)

CZ - Carrizo
BR - ?
und wieder ST

Viel Spaß beim Spekulatius

 

[tex_]

BR sollte Bristol Ridge sein: http://wccftech.com/amd-bristol-ridge-apu-2016/
Also die APU mit Excavator Kernen für AM4.

ST könnte dann vielleicht Summit Ridge, also der Zen Prozessor sein, der ja auch für AM4 kommt.
Das Zen aber immer noch zu Famyily 15 zählen soll lässt mich daran noch etwas zweifeln.

 

[Crashtest]

Zen ist Family 17h - also ST nicht Summit Ridge ...?!

 

[isigrim]

Stoney Ridge - also nach derzeitigen Gerüchten ein halbierter Carrizo.
Aber Bristol Ridge scheint A1 zu sein, das ist schonmal gut.

 

[Onkel_Dithmeyer]

ST ist Styx
FT4 ist der Nachfolger von FT3B

 

[isigrim]

Styx wäre aber doch auch nicht F15

 

[Onkel_Dithmeyer]

Wenn K12 verschoben wurden planen die vielleicht noch mal nen Aufguss mit dem Codenamen... Aber stimmt schon irgendwie komsich...

 

[Opteron]

Stoney Ridge - also nach derzeitigen Gerüchten ein halbierter Carrizo.
Aber Bristol Ridge scheint A1 zu sein, das ist schonmal gut.

Jo, um genau zu sein *nur* A1 ... scheint also wirklich so wie erwartet zu sein, dass es ein Carrizo ist, halt nur in der Rev. A1. Es gibt zwar auch nen CZ_A1, aber der wird vermutlich FP4 sein, BR soll dagegen aber für AM4 kommen. Schade, dass es dazu noch keine Infos im ersten File gibt, z.B. "#define BR_SOCKET_AM4 0" oder so. Es bleibt also noch ne gewisse Unsicherheit.

Edit:
Weiter unten wird "BR_All" aber schon unter "CZ_All" einsortiert, ein großer Unterschied kann also nicht sein, ganz unten wird dann auch ST_All und CZ_All in den gemeinsamen Fam.15-Topf geworfen.

ST ist ziemlich wahrscheinlich Stoney und Stoney Ridge, Abkürzung ST statt SR, da SR schon durch Zen aka Summit Ridge belegt ist.

"ST FP4" wird Stoney Ridge sein, "ST FT4" wird Stoney sein. FPx sind immer µPGA-Sockel für Notebooks, FTx sind verlötete BGA-Gehäuse für super-slim-Notebooks/Tablets bzw. Billigversionen davon. Wenn Stoney jetzt 14nm wäre, würde das mit BGA - quasi als Temash/Mullins-Nachfolger schon Sinn machen.

@Onkel:
Bei AMD muss man immer vor Codenamenrecycling gefeit sein, aber nachdem SR schon belegt ist, glaub ich eher an Stoney (Ridge), von Styx hat man schon lange nichts mehr gehört und es muss ein Chip der Bulldozer-Famlile 15 sein, von daher würd ich das als ziemlich sicher betrachten, dass es Stoney mit Excavator-Kernen ist.

 

[Crashtest]

Nö du - SR ist durch Steamroller CPUs (Fam. 15h Mod. 40h-4Fh) belegt ....

ZN ist Zen; auch ZP geistert schon rum (Luftschiff ??)

 

[Opteron]

Nö du - SR ist durch Steamroller CPUs (Fam. 15h Mod. 40h-4Fh) belegt ....

In den BIOS-Files? Wieso steht dann beim Carrizo CZ und nicht XV? Steam Roller ist doch "nur" der Kernname.
Ist aber eigentich egal. Falls AMD da keine Norm hat und die BIOS-Namen einmal nach Core und dann das nächste Mal nach Die-Namen vergibt, machts auch nichts. Wichtig für meine Interpretation wäre nur, dass SR schon belegt ist. Das ist in beiden Fällen der Fall, ergo kann Stoney (Ridge) kein SR bekommen, also steigt die Wahrscheinlichkeit, dass ST= Stoney (mit oder ohne Ridge) ist.

ZN macht analog zu ersten Bulldozer-Generation "BD" ja auch wieder Sinn.

Styx würde ich zu 99% ausschließen, für ARM-Cores wirds doch sicherlich auch andere BIOS-Files geben, oder? Das ist ja nicht mal ein x86-Chip.

 

[Crashtest]

Hat da jemand die "fertigentwickelten" CPUs vergessen ?

OR-xx
SR-A0 ist eine 8 Modul / 16 Core Opteron ES CPU mit Steamroller Cores
XV-A1 ist eine 8 Modul / 16 Core Opteron ES CPU mit Excavator Cores
CZ-A1 ist ein 2 Modul / 4 Core APUchen mit Excavator Cores

Piledriver hat ja auch mehrere Aufgüsse - Trinity/Richland ; Orochi-C0 und Komodo-A0 - aber es gibt keine PD-A?

--- Update ---

blöde Edit-Funktion geht ma wieder nicht:

AMD entwickelt einen Kern (Bulldozer), ein Ableger nennt sich Sandtiger - ein anderer Orochi
AMD entwickelt einen weiteren Kern Steamroller, ein Ableger (CPU) behält den Namen - ein anderer Ableger lautet Trinity und Richland ....

AMD ist wie C++ also Chaos vermehrt um 1

 

[BoMbY]

AMD Merlin Falcon: update vendorcode header files to CarrizoPI 1.1.0.0

This is required the BLOB change Icb7a4f07 "AMD Merlin Falcon: Update to CarrizoPI 1.1.0.0 (Binary PI 1.4)"

This is tested on Bettong Alfa(DDR3) and Beta(DDR4). Both of the boards can boot to Windows 8.1. PCIe slots, USB and NIC work.

http://review.coreboot.org/#/c/11148/

Auch:

AMD Bettong: Add a new AMD FP4 socket mainboard

Add a new mainboard based on AMD's Family 15h Model 60h processor. TEST: Bettong can boot Ubuntu 14.10, Windows 7 and Windows 8.

http://review.coreboot.org/#/c/10420/5

--- Update ---

Es gab auch mal folgendes Gerücht für 2015:

The x86 based Peregrine Falcon SOC will be based on the new Catamount architecture in dual and quad core flavors. Both chips will add HSA 2.0 functionality with OpenGL ES, OpenCL, DirectX 11 and EGL support. The multimedia features will be upgraded with 4K x 2K H.265, multi-format encode and decode. Peregrine Falcon SOC will support DDR4 ram and would be based on the 20nm PUMA+ core architecture.

• 20nm Manufacturing process.
• 4 x86 or ARM cores (Puma or A57) with 2mb of shared L2 cache.
• CPU frequency boost capable.
• Dual channel DDR3/DDR4/LPDDR3 memory support or single channel with ECC. This is up from single channel on the previous generation
• Support for HSA 2.0
• 8th generation (HD 10000/Pirate Islands) graphics cores.
• 4K x 2K H.265 encode and decode.

Vielleicht ein Relikt (anderer Prozess) davon?

 

[Crashtest]

Bristol Ridge
BR-A0 : 00660F50
BR-A1 : 00660F51

Stoney
ST-A0 : 00670F00

 

[BoMbY]

Ist das nicht genau das was Crashtest hier geschrieben hat?

 

[Crashtest]

Was spricht eigentlich dagegen ein 4M/8C APUlein (BR-A1) für FM2+ zu bringen ?

Der Speicherkontroller kann DDR3 und DDR4 (somit FM2+ möglich), 100W sollten reichen, FCH kann ja im DIE deaktiviert sein ....

 

[LoRDxRaVeN]

Was spricht eigentlich dagegen ein 4M/8C APUlein (BR-A1) für FM2+ zu bringen ?

Zumindest mal, dass man sich damit z.T. AM4 kanibalisieren könnte. Auch wenn es nicht ausgeschlossen ist, halte ein einen 4 Moduler für FM2+ für sehr unwahrscheinlich.

LG

 

[Opteron]

Hat da jemand die "fertigentwickelten" CPUs vergessen ?

OR-xx
SR-A0 ist eine 8 Modul / 16 Core Opteron ES CPU mit Steamroller Cores
XV-A1 ist eine 8 Modul / 16 Core Opteron ES CPU mit Excavator Cores
CZ-A1 ist ein 2 Modul / 4 Core APUchen mit Excavator Cores

Jupp, die ES hatte ich nicht mehr auf dem Radar, Danke fürs Erinnern

Was spricht eigentlich dagegen ein 4M/8C APUlein (BR-A1) für FM2+ zu bringen ?
Der Speicherkontroller kann DDR3 und DDR4 (somit FM2+ möglich), 100W sollten reichen, FCH kann ja im DIE deaktiviert sein ....

AMDs angespannte Fianzlage und in der Folge dessen die limitierten Entwicklerresourcen. Glaub nicht, dass man zwischen Zen, Stoney und Co noch was unterbringen könnte.
Außerdem: Wozu bräuchte man das, die ZEN-APU kommt ja auch noch.

Wäre höchstens eine Notlösung, falls GF - mal wieder - den 14nm Node vergeigt... 28nm sollte mittlerweile wie am Schnürchen laufen, CZ ist klein und benützt nur die Hälfte L2 ... da könnte man sich so nen Spass mit nem größerem Die wohl erlauben. Mit DDR4 könnte sich auch ein größerer GPU-Teil lohnen. Aber die Entwicklung hätte man dann auch schon vor Längerem starten müssen.

Ich erwart also erstmal nur nen Carrizo mit DDR4, mehr nicht. Wenns besser kommt, gerne, aber die Gerüchte zu BR sprachen bisher immer nur von 4 Threads/Kernen.

 

[Unbekannter Krieger]

Was spricht eigentlich dagegen ein 4M/8C APUlein (BR-A1) für FM2+ zu bringen ?

AMDs angespannte Fianzlage und in der Folge dessen die limitierten Entwicklerresourcen. Glaub nicht, dass man zwischen Zen, Stoney und Co noch was unterbringen könnte.
Außerdem: Wozu bräuchte man das, die ZEN-APU kommt ja auch noch.

Erstens und zweitens das. Drittens äußerte sich mal jmd. mit Wissen in diesem Bereich - ich glaube, es war The Stilt -, dass die Plattform FM2+ oder die APUs (oder die Steamroller-Kerne ?) nicht für mehr als zwei Module ausgelegt sind. Es sei technisch (nach derzeitigem Stand ?) nicht möglich, FM2+-Prozessoren mit mehr als vier Kernen zu entwickeln.

 

[Opteron]

Erstens und zweitens das. Drittens äußerte sich mal jmd. mit Wissen in diesem Bereich - ich glaube, es war The Stilt -, dass die Plattform FM2+ oder die APUs (oder die Steamroller-Kerne ?) nicht für mehr als zwei Module ausgelegt sind. Es sei technisch (nach derzeitigem Stand ?) nicht möglich, FM2+-Prozessoren mit mehr als vier Kernen zu entwickeln.

Das hinge an der XBar. Aber ob da wirklich 2 Module das Maximum wären bezweifle ich mal, denn es gab doch immerhin mal Pläne für nen 3 Moduler Kaveri. Also wenn, dann wär das das Maximum.

Edit: Die Suchfunktion ist schon was Feines:
http://www.planet3dnow.de/vbulletin...und-FX-8370E?p=4937821&viewfull=1#post4937821



Stilt schrieb also von "Steamroller" das ist schon etwas undeutlich. Die CPU bzw. das ES mit dem Namen konnte mit mehr Module umgehen und falls er die Kernarchitektur meinen sollte, dann machts keinen Sinn, da die damit nichts zu tun hat, die XBar ist extern der Kerne.
Vermutlich meinte er den einzig erhältliche Steamroller-Chip also Kaveri.

Preisfrage wär jetzt höchstens noch, ob man 4 CPU-Module hinbekäme, wenn man die GPU weglässt ... wär ja auch schon mal was, FM2+-Besitzer würde es sicherlich freuen
Abstatt der GPU könnte man ja etwas L3 verbauen *G*

 

[Crashtest]

Junge - warum gibt es 5 Modul/10 Core Komodo A1 CPU-ES für FM2 (ohne PLUS) ? Wenn 5 Module ohne GPU gingen (vor über 2 Jahren) warum sollen nunmehr nicht 4 Module und kleine GPU mit besserem Produktionsverfahren gehen ? 28nm Bulk statt 32nm SOI

4 Module ohne GPU geht ohne Probleme - ich sag nur Opteron 3365 - 65W

PS die aktuellen ES sind 8 Module / 16 Core - jedoch nur bis 1,8Ghz (da nur 100W FM2(+) statt 160W G34 / Gnext)

 

[Opteron]

Junge - warum gibt es 5 Modul/10 Core Komodo A1 CPU-ES für FM2 (ohne PLUS) ? Wenn 5 Module ohne GPU gingen (vor über 2 Jahren) warum sollen nunmehr nicht 4 Module und kleine GPU mit besserem Produktionsverfahren gehen ? 28nm Bulk statt 32nm SOI

4 Module ohne GPU geht ohne Probleme - ich sag nur Opteron 3365 - 65W

Lol, klar ginge das - wenn mans denn macht und es sich leisten kann.

Aber wie debuggt ist die XBar der ES und gibt es davon schon ne HDL-Version? Wenn man auf Nummer "billig" gehen will, nähme man halt die CZ-XBar, die hat man schon und man weiss, dass die funktioniert.

Die Idee ist so oder so unwahrscheinlich aber je näher man am bestehenden Carrizo-Design bleibt, desto billiger wird es und im Hinblick auf AMDs Kassenlage damit auch einen Hauch wahrscheinlicher.

PS die aktuellen ES sind 8 Module / 16 Core - jedoch nur bis 1,8Ghz (da nur 100W FM2(+) statt 160W G34 / Gnext)

Was ist in dem Fall "aktuell"? Excavator oder Steamrollerkerne? Wenns schon XV wären und auch schon HDL verwendet werden würde, dann wär ja quasi schon alles fertig ... dann könnte man das Design natürlich nehmen.

 

[Crashtest]

XV natürlich

AMD hat derzeit 3 verschiedene XBars:
die große Opteron (bis 16M/32C)
die mittlere XBone/PS4
die kleine für bis zu 6 Kerne

Und die XBars selbst sind auch nur verschiedene Ausbaustufen

AMD hatte mal sich verplappert, dass derzeit max. 16 XV-Module (zusammengefasst in je 4M/8C) in 14nm sinnvoll (unter 130W) gehen; Cache und RAM jedoch ein Problem werden - 8 Kanal-DDR4 nebst HTL3/4 oder möchtest du einen Sockel 3500 ?

 

[Opteron]

XV natürlich

Ok, dann ists egal

AMD hat derzeit 3 verschiedene XBars:
die große Opteron (bis 16M/32C)
die mittlere XBone/PS4
die kleine für bis zu 6 Kerne

Hmm, sind die Opterons keine MCMs? Die XBar verbindet ja "nur" die Kerne eine DIEs, der Rest geht über HTr. Die HT-Ports hängen zwar auch an der XBar, aber das ist schon ein kleiner Unterschied.

AMD hatte mal sich verplappert, dass derzeit max. 16 XV-Module (zusammengefasst in je 4M/8C) in 14nm sinnvoll (unter 130W) gehen; Cache und RAM jedoch ein Problem werden - 8 Kanal-DDR4 nebst HTL3/4 oder möchtest du einen Sockel 3500 ?

Klingt glaubwürdig, von Zen hört man ja auch was von max. 32 Threads und 8 RAM Kanälen. Aber klar, das Cache&RAM und v.a. die Cohärenz ein Problem wird, das ist jetzt mal nicht so neu. Je mehr Kerne, desto schlimmer wirds. Hoffen wir mal, dass Keller ne gute Lösung fürs Cachedesign gefunden hat

 

[Crashtest]

Tja es soll ja auch nicht mehr 1 großen L3 Cache geben sondern 4 kleine L3 Cache für die "Gruppen"

Frage: Warum pappen die nicht 512MB HBM als L4 Cache drauf ?

 

[Opteron]

Tja es soll ja auch nicht mehr 1 großen L3 Cache geben sondern 4 kleine L3 Cache für die "Gruppen"

Naja, das ist ja auch logisch, wenn man einzele DIEs zu was Größerem zusammenkleistert
Wobei - gabs nicht auch das Gerücht, dass eine Quad-Gruppe nen L3 hätte, ein 8core Zen-Die also auch schon zwei getrennte L3s hätte? Na mal schauen, was das wird, das Cachedesign ist fast das interessanteste am ZEN

Frage: Warum pappen die nicht 512MB HBM als L4 Cache drauf ?

Naja, wie willst Du die anbinden? Da bräuchte es dann nen extra HBM-Kontroller, kostet wieder Die-Fläche und Logik, insbesondere auch, weil die HBM-Anbindungen sehr breit sind, d.h. da brauchts extra viele Leitungen, obwohl man bei den Server-DIEs sowieso schon viel für die Inter-Die-Verbindungen verbrät. Zusätzlich braucht man auch Platz im Gehäuse, um in der aktuellen 2.5D-Technik den RAM-Stapel unterbringen zu können.

Ideal wärs wohl, wenn man nen L4 als zusätzliches DIE oben aufs CPU-Die stapeln könnte, also den vollen 3D-Stack. Aber dann braucht man TSV im CPU-Design, hat man sich vermutlich erstmal gespart, erstmal Zen in trockene Tücher bringen. HBM kann man dann auch noch mit Zen3 oder so einbauen.