Was geht derzeit in AMDs BIOS Updates für Carrizo ab - kommt da ne neue APU oder gar Zwei ?!

[BoMbY]

Cache braucht eine möglichst geringe Latenz. HBM hat eine hohe Latenz.

 

[Opteron]

Cache braucht eine möglichst geringe Latenz. HBM hat eine hohe Latenz.

Die Anforderungen an die Latenz nimmt mit jedem Cache-Level ab ... ein L4 müsste also nicht superschnell sein, es reicht, wenn er noch deutlich schneller als das normale RAM wäre.

 

[Unbekannter Krieger]

Junge - warum gibt es 5 Modul/10 Core Komodo A1 CPU-ES für FM2 (ohne PLUS) ?

Gegenfrage: Wieso gab es nach den ES keine käuflichen Produkte? Das wird wohl seine Gründe haben.

 

[Crashtest]

Ja der Grund ist auch bekannt : GF und fehlender 28nm SOI Prozess bzw. bescheidener 32nm SOI Prozess

 

[gruffi]

AMD ist wie C++ also Chaos vermehrt um 1

C++ ist doch kein Chaos. Nur komplex.

Was spricht eigentlich dagegen ein 4M/8C APUlein (BR-A1) für FM2+ zu bringen ?

Das ginge mMn nur vernünftig mit 14nm. Halte ich aber für wenig wahrscheinlich. Die Portierung von Bulldozer auf 14nm lohnt sich einfach nicht mehr aufgrund von Zen.

Cache braucht eine möglichst geringe Latenz. HBM hat eine hohe Latenz.

Aber immer noch eine deutlich niedrigere Latenz als RAM. Und so viel höher ist die Latenz von HBM2 auch nicht gegenüber AMDs aktuellem L3.

 

[Opteron]

Aber immer noch eine deutlich niedrigere Latenz als RAM. Und so viel höher ist die Latenz von HBM2 auch nicht gegenüber AMDs aktuellem L3.

Dachte ich auch im ersten Moment (siehe obige Antwort), aber im 2. fiel mir ein, dass der HBM seine Leistung v.a. aus der schieren Breite nimmt ... der Takt liegt nur bei doch schon ziemlich bescheidenen 500 MHz (plus DDR-Verfahren, was aber bekanntlich nichts an der Latenz ändert) ...

Also das wäre schon deutlich schlechter, als die >2 GHz L3-Takt der Bulldozer-Chips und auch nicht mehr soviel besser als der RAM Takt (400 MHz mit DDR4-3200). Von daher dürfte sich ein HBM als Cache doch nicht rentieren. Die Zugriffszeit für einen Treffer im L4 werden nicht viel besser sein als die reinen RAM-Abfragen ohne Zusatzlatenz durch die nötige L4-Abfrage und im Fall eines Miss wird man deutlich schlechter liegen, da sich die Zugriffszeiten mit der erfolglosen L4-Abfrage ja fast verdoppelt.

Also das sind ziemlich miserable Aussichten... um das zu ändern, müsste man den HBM-Takt erhöhen, aber das widerspräche dem HBM-Grundgedanken: Breite Interfaces und stromsparender Betrieb. Wäre jetzt die Frage auf wieviel man den Takt hochjagen könnte, aber viel wirds auch nicht sein, da es eben genau KEIN Designziel war.

 

[Woerns]

Der Grundgedanke hinter HBM beinhaltet m.E. auch, einige Bereiche vom Chip auf den Interconnect zu verlagern. Damit kann man die Effizienz in der Fertigung nämlich weiter erhöhen. Irgendwo im HBM Thread hatten wir die Diskussion auch schon. Es ging da afair u.a. um testing circuits und um den elektrostatischen Schutz.
Wenn man nun einfach einen vorhandenen Chip nimmt und HBM dran implementiert, dann sollte man die anderen Baustellen auch aufreißen.
MfG

 

[tex_]

Takt entspricht auch nicht gleich der Latenz.
Mit 2GHz und 40 Takten Zugriffszeit hat man die absolut identische Latenz wie bei 500 MHz und 10 Takten. Dank seiner Größe hätte ein HBM Modul auch eine höhere Hitrate. Und umso mehr Kerne man hat umso mehr Sinn machen auch mehr Cache Stufen um den RAM zu entlasten.

 

[drSeehas]

... 4 Module ohne GPU geht ohne Probleme - ich sag nur Opteron 3365 - 65W ...

Das ist aber 32 nm Piledriver/Orochi/Delhi 2,3 GHz.

 

[Dresdenboy]

C++ ist doch kein Chaos. Nur komplex.

Und auch da ist Besserung in Sicht. Siehe dazu Herb Sutters und Bjarne Stroustrups Vorträge (auch als Video) von der CPPCon 2015.
C++-Code fast so einfach wie Python.

 

[gruffi]

Ich würde mich schon freuen, wenn man endlich mal die ganzen Semikolon-Orgien abschaffen würde. Wenn man mal was mit anderen Sprachen wie LUA gemacht hat, vermisst man sie überhaupt nicht mehr. Aber gut, das ist eher Syntaxzucker. Am meisten stört mich nach wie vor, dass diverse Sachen nicht nativ in die Sprache integriert sind, wie Strings, Array-Operationen usw. Und nein, die STL ist da für mich keine gleichwertige Alternative. Seit C++11 hat sich schon einiges getan. Aber bei weitem noch nicht genug.

 

[Crashtest]

So kleines Update:

AGESACarrizoFM2r2PI V1.2.0.0X
ausm ASUS A88X-PRO

ggü Carrizo-Laptop nur 1 AGESA im Bios (kein MullinsPI) dafür jedoch Trinity/Richland/Kaveri

ergo kommen bald unnötige neue 2M/4C Apus

 

[MMH]

Die AGESA Version habe ich auch schon gefunden. Wie du im A88X-PRO und auch im A88X-Gamer. Nach der Bios-Aktualisierung funktionieren bei mir beide Kaveris nicht mehr mit 2400er RAM. Ich muss ihn auf 2133er stellen damit das System wieder anläuft oder das vorherige Bios aufspielen.

Ich denke auch dass neue APUs kurz vor dem Release stehen, da ASUS sich sonst im Bios für die AGESA Version nicht interessiert und man ewig die alten Versionen mit dem Micro-Code Leck durchgezogen hat. Hab immer nachgesehen wann ASUS endlich neuere AGESA integriert. Und nun von heute auf morgen diesen Sprung machen die sicher nicht aus Spaß an der Freude. Kann ich mir irgendwie nicht vorstellen. Es sei denn der Support von neuen APUs wird integriert.

Außerdem wurde ja schon hier in der News "AMD stellt sechste APU-Generation „Carrizo” für Notebooks vor " folgendes im Programmierleitfaden von Crashtest gefunden:

Demnach besitzt Carrizo also einen DDR4-Kontroller. Dies wird sogar für eine FM2+-Version beschrieben, was überraschend ist, da Carrizo (noch?) nicht für FM2+ angekündigt ist.

Freuen würde es mich sehr, wenn sich hier vor Weihnachten noch ein kleines Weihnachtswunder auftun würde. Ich wäre dabei. Höherer IPC und 40% weniger Verbrauch wie bei den Notebooks wären schon klasse!

Mfg, MMH

 

[Atombossler]

Die AGESA Version habe ich auch schon gefunden. Wie du im A88X-PRO und auch im A88X-Gamer. Nach der Bios-Aktualisierung funktionieren bei mir beide Kaveris nicht mehr mit 2400er RAM. Ich muss ihn auf 2133er stellen damit das System wieder anläuft oder das vorherige Bios aufspielen.

Mfg, MMH

Kann ich so nicht bestätigen.
Mein A88XPro läuft genau mit den beschriebenen DDR3 2400 RAM wunderbar, auch nach dem BIOS Update auf das 2103.

Geht bei irgendjemandem der Display Port mit Kaveri?

 

[Dr@]

Mein Bildschirm ist seit dem ersten Tag per DisplayPort angeschlossen und ja, es funktioniert.

Probleme können auch das Mainboard oder schlechte Kabel verursachen und die Kabellänge ist bei digitalen Verbindungen auch gerne mal ein Problem.

 

[Atombossler]

Mein Bildschirm ist seit dem ersten Tag per DisplayPort angeschlossen und ja, es funktioniert.

Probleme können auch das Mainboard oder schlechte Kabel verursachen und die Kabellänge ist bei digitalen Verbindungen auch gerne mal ein Problem.

Also alles funzt an meinem FX mit discrete HD5750 am DP, nur beim Kaveri nicht.
Moni geht an, aber bleibt schwarz.
Wird dann wohl das MoBo sein ...

 

[sompe]

Schau mal nach ob du im BIOS was umstellen mußt. Bei einigen Boards muss man sich z.B. zwischen dem HDMI und dem DisplayPort Anschluss entscheiden.