Was kommt (nach den ersten Deneb (K10.5+)) fuer den Desktop bis zum Launch der BD(APUs)?

Der Brisbane kam als Übergangslösung weil der K10 nicht fertig wurde.
Sry, aber wo liegt der Sinn bei einer solchen Aussage? Ist nicht jede Generation eine Übergangslösung bis die nächste da ist?

Ach ... noch ein kleiner Witz. Intel vermied bei 45 nm Nasslithographie und setzte ganz auf Doppelbelichtung. IBM/GF hingegen nutzte Immersion schon bei 45 nm ein, während bei den geplanten 32 nm dort auch Double Patterning (DP) Lithographie anstehen.
Ja, aber weiterhin mit Immersionslithografie. Insofern verstehe ich deinen Witz nicht. Intel wird das bei 32 nm ja genauso machen.
 
nicht ganz:
iedm08-05.jpg

Figure 5: – 0.157um2 SRAM cell for IBM’s high performance 32nm bulk process


Previous process nodes had demonstrated less than ideal SRAM scaling, due to leakage constraints on shrinking transistor feature sizes. The high-k/metal gate stack removes those constraints and SRAM cell size is reported as 0.157um2. This is a 0.5x area shrink relative to the previous generation; although no large array results were presented (in contrast to TSMC and Intel). The SRAM cell is shown above in Figure 5 and demonstrates very clearly defined end caps, likely the result of double patterning. The contacted gate pitch, a key metric that impacts logic density was reported as 126nm.

@ gruffi
Es ging ihm um die Begründung, warum Intel Immersionslithografie noch nicht bei 45 nm eingeführt hat. Das man beide Technologien bei 32 nm braucht steht doch gar nicht zur Diskussion.
 
Zuletzt bearbeitet:
Ich verstehe trotzdem nicht, was daran witzig sein soll. Intel hatte ja plausible Gründe, warum man bei 45 nm noch keine Immersionslithografie nutzte. Genauso wie IBM/GF plausible Gründe hatte, Immersionslithografie bereits zu nutzen.
 
Ich verstehe trotzdem nicht, was daran witzig sein soll. Intel hatte ja plausible Gründe, warum man bei 45 nm noch keine Immersionslithografie nutzte. Genauso wie IBM/GF plausible Gründe hatte, Immersionslithografie bereits zu nutzen.
Weil IBM/AMD Doppelbelichtung als zu teuer bewerteten, während Intel Immersion als nicht notwendig betrachtete

Bei 32 nm verwenden nun beide Entwicklergemeinschaften plötzlich zusätzlich die Methode des "Gegners" -> Das ist die Pointe.

@Woerns
Ja, die Ironie habe ich verstanden ... aber auch ein blindes Huhn trinkt mal ein Korn. Wenns da schöne Ergänzungen gibt ... nur her damit.

MFG Bobo(2009)
 
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Weiß eigentlich jemand, warum Intel die Doppelbelichtung schon bei 65 nm für bestimmte Schichten einsetzen musste? Von IBM/AMD ist mir ähnliches nicht bekannt. Und der Einsatz nasser Belichtung wurde ja auch erst mit 45 nm eingeführt.


MfG @
 
@Bobo_Oberon
Ok. Nun ja, ob das witzig ist, muss jeder selbst entscheiden. Die jeweils benutzte Technologie betrachtet man ja immer zum jeweiligen Node. Insofern hat das auch wenig Relevanz für den nächsten Node.
 
@Dr@
Danke, es war also bei IBMs 32nm bulk Performance Prozess.

Nebenbei fehlt in der Übersichtstabelle bei dem mutmaßlich nie angewendeten 45nm SOI HKMG Prozess von IBM der Eintrag, ob er mit singel exposure oder double patterning belichtet wird. Vielleicht hatte ich es deswegen durcheinander gebracht. Oder vielleicht wird er deswegen nicht angewendet, zu teuer eben in 45nm.*noahnung*
MfG
 
... Die jeweils benutzte Technologie betrachtet man ja immer zum jeweiligen Node. Insofern hat das auch wenig Relevanz für den nächsten Node.
Du gehst ja immer noch sehr unvorsichtig mit dem Wort "Relevanz" um. Es gab bei dem 45 nm-Node alternative Technologien:

Als die ersten Chips in 65 nm gefertigt wurden, stand in der Halbleiterindustrie an, womit der nächste Schritt in 45 nm gemeistert wird. Als Mittel der Wahl galten Nasslithographie und Doppelbelichtung.
Die SEMATECH, genauer die ITRS, das ist die Organisation, die weltweit die Roadmap für die Halbleiterproduktionsah plant, sah für beide Methoden Vor- und Nachteile. Weder die eine noch die andere Methode schlossen sich aus.
Bei EUV-Litho war (fast) klar, dass sie immer noch nicht für die Massenproduktion fertig sein werde, wenn erste Chips in 45 nm vom Band purzeln.

Die Halbleiterindustrie ist semikonservativ. Darum ist die bestehende Fertigungstechnik wichtig (-> relevant) für den nächsten Schritt. Wenns geht, bleibt man so lange es geht bei den beherrschbaren Methoden. Es wird dort was neues genommen, wenn die alten Methoden nicht mehr ausreichen. Bei 32 nm nutzt IBM/GF nun zusätzlich die Doppelbelichtungstechnik, während Intel nun auch nass belichten will.

MFG Bobo(2009)
 
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Sry, aber wo liegt der Sinn bei einer solchen Aussage? Ist nicht jede Generation eine Übergangslösung bis die nächste da ist?
Manche leben länger, manche kürzer.

Brisbane hätte Mitte 2007 durch einen echten Kuma abgelöst werden sollen.
Im Server-Bereich hätte der K10 schon im April kommen sollen, wodurch kein Server-K8-65nm gedacht/berücksichtigt war.
Wahrscheinlich war der K8-65nm-300mm dadurch schlechter/langsamer als der K8-90nm-200mm.
 
http://xbitlabs.com/articles/cpu/display/phenom-ii-x4-965_5.html#sect0

Die Details lassen stark vermuten dass AMD einfach beim PII nur in der (lokalen) Abwärme ersäuft. Was noch mehr die Notwendigkeit eines Turbomodus (incl. Temperaturkontrolle DIE) nahe legt.

Wobei Intel ja seit Ewigkeiten an gezielten Overclocking forscht und selbst Server dies lt. einigen Roadmaps auch mal bekommen sollten.
Jetzt wird es für den Consumermarkt recycled.
 
[...]

Die Details lassen stark vermuten dass AMD einfach beim PII nur in der (lokalen) Abwärme ersäuft. Was noch mehr die Notwendigkeit eines Turbomodus (incl. Temperaturkontrolle DIE) nahe legt.[...]
Ein Turbomodus ist und bleibt völlig idiotisch. Das legt höchstens ne neue Rev. nahe, die das Problem behebt. Was soll denn bitteschön ein Turbo auch ändern? Wenn es Hotspots gibt, ändert der Turbo garnichts, der limitiert genauso wie der normale Chiptakt.

AMD ist schon oft auf die Nase gefallen weil Chipdesign und Fertigung zugeliche eingeführt wurden. Der Brisbane kam als Übergangslösung weil der K10 nicht fertig wurde. Und der echte Kuma entfiel weil einfach die überzähligen Barcelona-DIEs weg mußten. Im Ergebnis fielen die Umsätze und Erlösoe bei AMD.
Was hat Brisbane mit dem K10 zu tun? Irgendwie garnichts. Da gibts keine Verbindung.
Intel hingegen hat erfolgreich banale Shrinks für die Einführung neuer Fertigungen verwendet. Und da fiel kaum auf ob der Prozess gut oder schlecht lief. Da wurde eben per Preis noch etwas häufiger 90nm oder später 65nm verkauft.
Hat man hingegen ein neues Modell und sogar neue Sockets gilt nur entweder / oder.
Wenn Brisbane oder Winchester keine simplen Shrinks waren, was waren sie dann?
http://www.computerbase.de/news/allgemein/forschung/2009/august/ibm-forscher_dns_chipherstellung/

Wenn man sieht was bei der Fertigung unter 22nm schon angedacht ist brauch man sich über Designs davor kaum Gedanken machen.

Zudem ist es 80-90% aller AMD-Kunden egal was an Technik verbaut wird.
Bei Intel ist das nicht anders wobei das einfach 'gute Technik' in Medien oder
durch Experten der eigenen Firma dann die Entscheidung ergibt.

Wenn AMD einmal komplett auf SOI setzt muss Bulk praktisch sich lauter externe Kunden suchen.
Und selbst die Budget Designs müssen durch die GF statt eben alternativ auch extern.
Nachdem weltweit der Trend zu Budget Computer Wachstum erfolgt eine schlechte Situation.
AMD blockiert sich so Fertigungskapazität / Designsgrößen mit Budget-Kram bei dem eher Verluste entstehen.

GF wird sich so aufstellen, wie sie es brauchen. Wo ist das Problem? Ob die jetzt Billigchips für AMD produzieren oder für ST spielt für GF keine Rolle.
 
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Es gab bei dem 45 nm-Node alternative Technologien
[...]
Darum ist die bestehende Fertigungstechnik wichtig (-> relevant) für den nächsten Schritt.
Dagegen hat ja auch niemand etwas gesagt. Du hast meine Aussage nur nicht verstanden. Die aktuelle Fertigung, in dem Fall 45 nm, sagt nicht vollständig aus, was beim nächsten Node ansteht. Bei 45 nm sind IBM/AMD und Intel unterschiedliche Wege gegangen, weil die Alternativen vorhanden waren. Beides hat zum Ziel geführt. Bei 32 nm nutzt man eben wieder die gleiche Methodik, wie auch schon oft zuvor. Wirklich witzig ist das nicht. Aber gut, wie schon gesagt, das muss jeder selbst entscheiden. ;)
 
Ein Turbomodus ist und bleibt völlig idiotisch. Das legt höchstens ne neue Rev. nahe, die das Problem behebt. Was soll denn bitteschön ein Turbo auch ändern?
Wenn es Hotspots gibt, ändert der Turbo garnichts, der limitiert genauso wie der normale Chiptakt.
Ich kenne keine Hinweise dass der K10.5 'Hotspots' hat. Der ersäuft einfach als Quad in der TDP.

Lt, http://www.extremeoverclocking.com/reviews/processors/AMD_Phenom_II_X2_550_14.html geht ein X2 550 bis knapp 4 GHz Luftkühlung.
Und man kann erwarten dass AMD hier nicht die besten DIEs zum X2 550 'degradiert' hat.
Im Vergleich zum X4 965 reichten sogar satte 0,2 V weniger für knapp 4 GHz.

Mir erscheint es daher bei gut selektierten DIEs gut möglich die 4 GHz als Turbomodus bei 1-2 aktiven Cores aus dem Deneb noch heraus zu zaubern.
Das wären dann fast +15% Single-Thread Perfomance zusätzlich - reicht für 2010 & Deneb.
 
Wenn bei dem Turbo dann auch tatsächlich Mehrperformance bei herauskommt. Da greift aber wieder der Windows-Schedular. Man bedenke die C&Q-Problematik. Der Turbomode macht im Prinzip dasselbe nur andersherum. Ergo hat er logischerweise die gleichen Bremsprobleme. Ich denke nicht, dass AMD der Turbo viel bringt und ich denke auch, dass Intel deshalb viel geringere Zuwächse beim Turbo hat, als eigentlich machbar wären. Solange Windows als OS eingesetzt wird, ist der Turbo, der einfach einen Kern höher taktet, ne verdammt schlechte Idee.
Wir werden sehen, wie sich die neuen CPUs von Intel verhalten, wenn der Taktunterschied zwischen den Kernen dann 533MHz oder gar mehr ist und nicht nur 266. Je größer der Unterschied, desto mehr kommt der Schedular ins Schleudern. Ich sehe das sehr sehr sekeptisch mit diesem Turbo-Wahnwitz. Wenn Windows anders arbeiten würde, wär das vielleicht ne gute Idee, aber so wie Windows (incl.7) jetzt arbeitet, vergiss den Turbo. Je mehr Taktunterschied zwischen den Kernen, desto desaströser wirds für die Gesamtleistung.
 
Zuletzt bearbeitet:
Weil IBM/AMD Doppelbelichtung als zu teuer bewerteten, während Intel Immersion als nicht notwendig betrachtete
Das kann auch mit Fabrikanzahl u. resultierendem Retooling-Aufwänden sowie Fabrikauslastung u. geplanter Kapazität (zur Entscheidungszeit, also lange vor der Krise) zusammenhängen. Double Patterning reduziert den Durchsatz wahrscheinlich stärker als Immersions-Lithografie.
 
Da bin ich gespannt. Wär ja schön, wenn das in Win7 kein Problem mehr sein soll. Dann hätt ich aber gerne den alten C&Q-Modus wieder ;D.
Mal die ersten Praxiserfahrungen abwarten.

Da ich ein altes OS und halte Hardware habe, ist mir jetzt nicht ganz klar, was altes C&Q ist. Ich bitte um Aufklärung!

MfG @
 
"altes" C&Q beim K10 = unabhängige Taktung der einzelnen Kerne
"neues" C&Q beim K10 = alle Kerne takten gleich
 
Ich habe auf meinem Blog eine kleine Preview der detaillierteren (laut Patenten möglichen) Bulldozer-Architektur veröffentlicht. Hier auch mal der Teaser:

Bulldozer_Core_V0.3_preview.PNG


Das sollte bald fertig sein. Und dann kann die Diskussion beginnen.

Charlie bekommt übrigens "encouraging signs" bzgl. der Bulldozer-Entwicklung:
 
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Das ist ja Quälerei, auf dem Bild kann man ja nix erkennen.

Und schon wieder dieser scheixxxx Artikel auf BSN ???

Edit:

Konntest du JF was entlocken?
 
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Das ist ja Quälerei, auf dem Bild kann man ja nix erkennen.
a) das ist bei 32nm = unterhalb des sichtbaren Lichtes eben so ;D

b) Ich habs nach iview kopiert und dann verdoppeln lassen. Dann kann man das Design einigermassen durchblicken.
Wobei eben 2* 2-fach superskalar doch nach Performanceverlust bei Integer aussieht.
Eigentlich wäre eine wechselnde Codierung 3-fach und 1-fach sinniger, denn jene könnte bei nur einem ausgelasteten Thread dann wieder voll in 3-fachskalar bei hoher IPC arbeiten. Zudem wäre bei IDLE noch 2* 1-fach Decodierung in low power möglich.
 
Ich habe auf meinem Blog eine kleine Preview der detaillierteren (laut Patenten möglichen) Bulldozer-Architektur veröffentlicht. Hier auch mal der Teaser:
Da kommt wieder die Frage von vor 2 Seiten auf, wieso ist die FPU zwischen den beiden Int Clustern ?

Die Dispatch Unit sieht anders aus:
dispatch6bxm.png


4 Int auf der einen Seiten, 4 FP auf der andren Seite, vermute ich Mal :)

Die andren Bilder werte ich mal unter "Irreführung der Behörden", oder gäbs nen Sinn für die Int - FP - Int Aufteilung ?

@rkinet:
Die 3 Int FUs sind eh unterversorgt, vom aktuellem Dispatcher kommen nur 3 MacroOps für 3 Int und 3 FP units .. bisschen wenig ...da ist das Teil von oben ein wahrer Befreiungsschlag, 8 MacroOps pro Takt (interpretiere ich mal anhand der Linien) sind ne ganz andre Hausnummer ;-) ...

ciao

Alex
 
Zuletzt bearbeitet:
Da kommt wieder die Frage von vor 2 Seiten auf, wieso ist die FPU zwischen den beiden Int Clustern ?

Na wegen der Symmetrie, sieht einfach besser aus! ;D

Aber im Ernst, die Frage ist berechtigt. Welche Vorteile siehst du Dresdenboy? Ist das nur für das Blockdiagramm so gemacht oder auch aufm Die (wird es so in Blei gegossen)?

MfG @
 
Zuletzt bearbeitet:
Na wegen der Symmetrie, sieht einfach besser aus! ;D

Ab im Ernst, die Frage ist berechtigt. Welche Vorteile siehst du Dresdenboy? Ist das nur für das Blockdiagramm so gemacht oder auch aufm Die?

MfG @
Die gibts noch Keines :)
Bisher ist das aber auf allen andren Patentbildern so. Allerdings widerspricht das nun dem Dispatch Bild.
Eins von beiden ist falsch.
Da ich keine Vorteile von Int-FP-Int sehe, denke ich das eben, dass das Dispatch Foto richtig ist.
Im Patent steht auch, dass das ganz toll wäre, da sie damit auch Leiterbahnen einsparen ... bei der Überkreuzung sähe ich wieder mehr Leitungswirrwarr.

Aber ich bin kein Profi, vielleicht überseh ich was.

ciao

Alex
 
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