Was kommt (nach den ersten Deneb (K10.5+)) fuer den Desktop bis zum Launch der BD(APUs)?

[Triskaine]

Spielt am Ende eh alles kein Rolle, laut JF ist 2H 2011 angesetzt (auch wenn das wohl absichtlich konservative Planung ist).

 

[Ban-Joke]

Echt? Das ist mir neu und überrascht mich.... das sagt er wo?

Gruß Banjoke

 

[Dr@]

Echt? Das ist mir neu und überrascht mich.... das sagt er wo?

Gruß Banjoke

Das sagt er zu der Server Version.


MfG @

Quelle


Findet man auch in diesem Post: "Infos zu Magny-Cours und Bulldozer"

 

[Triskaine]

Echt? Das ist mir neu und überrascht mich.... das sagt er wo?

Gruß Banjoke

Hier: http://www.semiaccurate.com/forums/showpost.php?p=9008&postcount=112

Das lässt natürlich Spekulationen über die Client Version zu, aber bisher war es so das die Server Varianten zuerst kamen.

 

[Duplex]

Bulldozer muss spätestens Q1/2011 im Handel sein, sonst hat Intel mehr vorsprung!

Sandy Bridge Tape Out ist bereits fertig und es könnte sonst schlimmer werden mit dessen nachfolger dann 2012

AMD darf sich auf keinen Fall wieder sowas wie TLB Bug leisten, sonst wird Bullodzer verschoben und Intel ist dann viel schneller...

 

[gruffi]

Arbeitest Du bei AMD ?
Die NB muss auch überholt werden, mind. sollte auf 128bit verbreitert werden.

Klar kann und wird es Überarbeitungen bzw Verbesserungen geben. Das war ja bei den K10 Kernen genauso. Ich meinte damit, dass es keine grundlegenden konzeptionellen Änderungen gibt, die ein "neu" rechtfertigen.

Wie auch immer, sollte klar sein, dass Bugs in den Kernen tückischer sind, als im Uncore.

Wieso das? Ich könnte mir eher vorstellen, dass Kerne einfacher zu debuggen sind.

Im Herbst erschienen dann die Opterons (in abgezählten Stückzahlen)

Die wurden nicht abgezählt, sondern nur an spezielle Kunden verkauft.

Der eigentliche Verkaufsstart für Opterons erfolgte dann eigentlich im Sommer 2008.

Der "eigentliche Verkaufsstart" war März/April, iirc.

Spielt am Ende eh alles kein Rolle, laut JF ist 2H 2011 angesetzt (auch wenn das wohl absichtlich konservative Planung ist).

Keine Ahnung, inwiefern das noch aktuell ist. Bei dem, was ich in letzter Zeit auf amdzone gelesen habe, spricht er generell von 2011. Oder um etwas exakter zu sein:

Fruehe was not at liberty to say if the Bulldozer chips have taped out yet, but did confirm that the design is done and that Bulldozers would launch in 2011, "and not on December 31, either," he added with a laugh.

Also irgendwann 2011, nur am 31.12. nicht. Seltsam finde ich allerdings, dass er zwar davon spricht, dass das Design fertig sei, aber das Tape-out nicht bestätigen will. Ich dachte eigentlich immer, Tape-out wäre der Zeitpunkt, wenn das Design fertig ist. Aber das ist dann wohl erst der Zeitpunkt, wenn das Design in die Fertigung geht?

 

[mariahellwig]

Zitat von LoRDxRaVeN:
Ziemlich beeindruckend die Benchmarks. Der 600 Euro Opteron bietet dem 800 Euro Xenon durchwegs Parole... Gefällt mir! Weiß jemand wie es beim Verbrauch aussieht?

Ja, fand ich auch sehr beeindruckend! Kommt hinzu das der Speicherausbau dank DDR2 sehr preiswert ist. Bei einem 2Sockelsystem mit 32GB kommt da schon etwas zusammen.

Verbrauchswerte von dem Supermicro-System kann ich dir noch leider nicht nennen, da ich die Bretter noch nicht habe. Dell hat aber seine AMD-Server ebenfalls im Laufe des Jahres überarbeitet und das Ergebnis ist auch sehr beeindruckend. Das System brauchte unter Last nun 405 statt 652W. Und das mit 6 statt 4 Kernen je Sockel.

Bei AMD hat man in den letzten Monaten still und leise ganze Arbeit geleistet. Vielleicht etwas zu leise!

Quelle:
infoworld

 

[Limit64]

Das sagt er zu der Server Version.


MfG @

Quelle

Bei dem verlinkten Post spricht er allerdings von Interlagos, also dem MCM. Es würde mich stark wundern, wenn das die erste CPU auf Bulldozer-Basis sein sollte. Ich gehe stark davon aus, dass Valencia einige Zeit vor Interlagos herausgebracht wird.

 

[Dresdenboy]

Also irgendwann 2011, nur am 31.12. nicht. Seltsam finde ich allerdings, dass er zwar davon spricht, dass das Design fertig sei, aber das Tape-out nicht bestätigen will. Ich dachte eigentlich immer, Tape-out wäre der Zeitpunkt, wenn das Design fertig ist. Aber das ist dann wohl erst der Zeitpunkt, wenn das Design in die Fertigung geht?

"Das" Tapeout steht doch nur für die erste Iteration der Herstellung von Hardware aus der Hardwarebeschreibung. Siehe Fermi: Irgendwann im Juli war wohl das erste Tapeout. Nun werden da noch Runde für Runde gedreht (A1, A2, A3..), bis es mal reif für die Produktion ist. Das ist z.B. in dieser netten Präsentation ab Seite 7 gut dargestellt.

Bei dem verlinkten Post spricht er allerdings von Interlagos, also dem MCM. Es würde mich stark wundern, wenn das die erste CPU auf Bulldozer-Basis sein sollte. Ich gehe stark davon aus, dass Valencia einige Zeit vor Interlagos herausgebracht wird.

Vielleicht kommen auch beide gleichzeitig. Du kannst das ja an Magny-Cours und Lisbon demnächst beobachten.

 

[Opteron]

Bulldozer muss spätestens Q1/2011 im Handel sein, sonst hat Intel mehr vorsprung!

AMD darf sich auf keinen Fall wieder sowas wie TLB Bug leisten, sonst wird Bullodzer verschoben und Intel ist dann viel schneller...

Lol, da widersprichst Du Dir selbst, wenn sie einen Bug ala TLB finden, dann müssen / sollten sie mit der Einführung warten, und keine "B2" Version mit Gewalt und Bugs auf den Markt drücken

Klar kann und wird es Überarbeitungen bzw Verbesserungen geben. Das war ja bei den K10 Kernen genauso. Ich meinte damit, dass es keine grundlegenden konzeptionellen Änderungen gibt, die ein "neu" rechtfertigen.

Naja .. was verstehst Du unter "Konzept" ? Wenn Du nur einen Switch zw. Kernen, L3,IMC und HTr meinst, dann gibts an diesem "Konzep" natürlich nichts zu ändern. Allerdings kann schon ein Aufbohren auf 128bit ziemlich viele Änderungen nötig machen ... Am Konzept ändert sich nichts, aber duchaus an der Implementierung, da muss man unterscheiden.

Wieso das? Ich könnte mir eher vorstellen, dass Kerne einfacher zu debuggen sind.

Äh ja wieso das, die Frage gebe ich so zurück Wieso sollte ein komplexerer Chip denn einfacher zu debuggen sein ? So ein Bulldozer Kern hat ein viel komplizierteres Front-End, dass 2 Threads einlesen können muss, dann die ganzen neuen Features, die hier im Thread schon breitgetreten wurden (Turbo, L0, shared FMAC FPU, AVX, FMA4) ... dagegen war ein K10 ein regelrechtes Kinderspiel, die 128bit FPU war/ist nur eine Verdoppelung der alten 64bit Rechenwerke, nur die Speicheranbindung über die Northbridge/Uncore war neu, und da gabs dann prompt den TLB Bug.
Bei Bulldozer ist im Vergleich dazu viel, viel mehr zu testen und zu überprüfen, eben weil viel mehr geändert wurde, bzw. eingentlich alles neu ist.

ciao

Alex

 

[Ge0rgy]

Dafür basteln sie ja auch schon jahre an dem Ding rum...

 

[Opteron]

Dafür basteln sie ja auch schon jahre an dem Ding rum...

Nö, die entwerfen nur schon seit Jahren am Reißbrett (oder wo/wie auch immer ^^), wir reden aber über Debuggen, das ist ne ganz andere Geschichte...

 

[w0mbat]

BD laeuft schon und das nicht zu langsam. Gruesse aus Indien =D

 

[Ge0rgy]

Mit oder ohne REchenfehler und flüssig-Helium-Kühlung?

 

[Dr@]

Bei dem verlinkten Post spricht er allerdings von Interlagos, also dem MCM. Es würde mich stark wundern, wenn das die erste CPU auf Bulldozer-Basis sein sollte. Ich gehe stark davon aus, dass Valencia einige Zeit vor Interlagos herausgebracht wird.

Hast du ne bessere Quelle?

Die Angabe 2. Jahreshälfte 2011 für den Interlagos ist halt das genaueste, was er bisher verlauten lassen hat. Sonst spricht er allgemein von Bulldozer-Produkten in 2011. (das bezieht sich aber alles nur auf die Server-CPUs. Was auf dem Desktop passiert, weiß nur AMD.)

Was spricht gegen eine Produkteinführungsstrategie, wie man sie jetzt bei Lisbon und Magny-Cours fährt? Man muss schließlich zwei (drei, wenn man die C32 Low-Power-Plattform extra zählt) Plattformen validieren. Wäre doch sinnvoll zunächst das absolute High-End Produkt auf den Markt zu bringen. Wäre rein PR-technisch sicher nicht verkehrt. Und könnte der Welt gleich mal signalisieren, dass AMD wieder an der Spitze angekommen ist. Ich würde es so machen, aber vielleicht ist hier nur der Wunsch der Vater des Gedanken.

Bitte fangt nicht wieder mit einer Diskussion an à la "Der Magny-Cours kann nicht aus zwei Lisbon bestehen, denn der kommt erst nach ihm auf den Markt".


MfG @

 

[gruffi]

Bei Bulldozer ist im Vergleich dazu viel, viel mehr zu testen und zu überprüfen, eben weil viel mehr geändert wurde, bzw. eingentlich alles neu ist.

Du hast aber nicht über Quantität gesprochen, sondern über Qualität. Dass es mehr zu testen gibt, sollte klar sein. Aber ob das deshalb "tückischer" ist? Ein tückisches Problem zwischen Kernen und shared Cache sind zB die unterschiedlichen Taktdomänen, was seinerzeit auch zum TLB Bug geführt hat. Innerhalb eines Kerns musst du dich mit solchen Problemen nicht rumschlagen. Ausser man taktet einzelne Einheiten unterschiedlich. Ich glaube aber nicht, dass wir sowas in Bulldozer sehen werden. Zumindest nicht in der ersten Generation. Im Kern sind es doch maximal Signallaufzeiten, die zum Problem werden können. Der Rest ist "nur" ein bisschen Logik. Tausendmal designed, tausendmal validiert. Viele funktionellen Einheiten werden sicherlich auch weiterverwendet. Wirklich tückisch stelle ich mir das nicht vor. Das schwierigste ist halt das Design am Reissbrett richtig zu konzipieren. Der Rest ist viel Fleissarbeit.

 

[Limit64]

Hast du ne bessere Quelle?

Leider nein.

Man muss schließlich zwei (drei, wenn man die C32 Low-Power-Plattform extra zählt) Plattformen validieren. Wäre doch sinnvoll zunächst das absolute High-End Produkt als erstes auf den Markt zu bringen.

Nur, wenn das nicht zu einer künstlichen Verzögerung bei den übrigen Produkten führt. Es macht für AMD sicherlich keinen Sinn Valencia deutlich zu verzögern nur um es zeitgleich mit Interlagos herauszubringen. Es kommt halt drauf an wieviel Mehraufwand man für die Validierung von Interlagos betreiben muss (das es ein Mehraufwand ist, sollte klar sein)

Ich würde es so machen, aber vielleicht ist hier nur der Wunsch der Vater des Gedanken.

Naja, mir wäre Valencia in H1/10 und Interlagos in H2/10 lieber als beides im H2/10

 

[Opteron]

Du hast aber nicht über Quantität gesprochen, sondern über Qualität. Dass es mehr zu testen gibt, sollte klar sein. Aber ob das deshalb "tückischer" ist? Ein tückisches Problem zwischen Kernen und shared Cache sind zB die unterschiedlichen Taktdomänen, was seinerzeit auch zum TLB Bug geführt hat. Innerhalb eines Kerns musst du dich mit solchen Problemen nicht rumschlagen. Ausser man taktet einzelne Einheiten unterschiedlich. Ich glaube aber nicht, dass wir sowas in Bulldozer sehen werden. Zumindest nicht in der ersten Generation. Im Kern sind es doch maximal Signallaufzeiten, die zum Problem werden können. Der Rest ist "nur" ein bisschen Logik. Tausendmal designed, tausendmal validiert. Viele funktionellen Einheiten werden sicherlich auch weiterverwendet. Wirklich tückisch stelle ich mir das nicht vor. Das schwierigste ist halt das Design am Reissbrett richtig zu konzipieren. Der Rest ist viel Fleissarbeit.

Meinte sowohl quan & qual. Logische Fehler stell ich mir komplizierter vor. Der TLB Bug war schnell behoben, aber falls die geteilte FPU im 2 Thread Betrieb falsche Ergebnisse liefert, weil sich die 2 µOps in der Pipeline irgendwie beeinflussen, stell ich mir das nicht wirklich trivial vor.

Die Transistoren mögen 1000fach erprobt sein, aber das Zusammenspiel muss auch sichergestellt sein. Boeing hatte auch die 787 zeitig am Reißbrett fertig, blöderweise gabs dann aber aufgrund der komplett neuen Konstruktionsweise ein paar unvorhergesehene Problemchen ...
Kurz: Bugs kann man nicht planen und wenn viel neu ist, gibts auch viele, komplexe Probleme. Ausser man hat serh viel Glück

ciao

Alex

 

[Ge0rgy]

Na solange es nicht an verschiedenen Versionen eines Modellierungsprogrammes scheitert, wie bei Airbus...

Die Lachnummer des jahrhunderts...

Egal... BD wird auf jeden Fall kein Kinderspiel, grade durch das recht ausgeprägte sharing bei Front-End, L2 und FPU kann so einiges "schiefgehen" das will ordentlich getestet werden um ein Debakel wie beim Barcelona zu vermeiden.
Die FPU als solche, die bisher in dieser Form ja auch nicht existierte (mit FMA etc. und den non-destructive-Befehlen) muss exzessiv getestet und erprobt werden... ganz zu schreigen von Performance-Optimierungen in sachen Critical Path und dergleichen, damit das ganze auch taktbar wird und keine unnötigen Latenzen den Spaß verderben...
AMD muss seine Hausaufgaben diesesmal wirklich machen, aber dennoch gilt natürlich, je früher desto besser!
Schon alleine der Image-Vorteil, wenn man vom "ewiger zweiter" - Image loskommt und sich mal wieder im Highend mit Intel kloppen kann statt nur über den Preis verkaufen zu müssen, ist unschätzbar wertvoll. Auch und gerade im Server-Bereich... das aktuelle pro-Istanbul-Argument der Sockelkompatibilität fällt ab nächstes jahr Flach, und wenn man bei servern sowieso über Neuanschaffung diskutiert wird bestimmt auch die Performance berücksichtigt... also kann es nur gut sein dem Nehalem seine Gloria des unschlagbaren Rechenmonsters etwas abzunehmen...

Ich bin mir aber auch ziemlich sicher AMD arbeitet mit Hochdruck an BD, und wenn sie ihn schon im März gegen Westmere in die Schlacht schicken könnten, würden sie das bestimmt tun.
Also wenn W0mbat recht hat, und das Ding tatsächlich bereits läuft, muss er entweder einige Bugs in Petto haben oder noch nicht taktbar genug sein. Kann ja momentan auch kaum schon in 32nm SOI gefertigt sein... und ein 45nm BD wäre bestimmt ein Cousin von Larrabee... - ok, als single-Modul wahrscheinlich nicht...

Überhaupt gbt es derzeit zu viele Variablen um irgendwas konkretes abzuschätzen, Fassen wir die "Problemchen" mal zusammen:

- Neue FMA-Fähige FPU mit AVX - Befehlen (+ non-destructive)
- Sharing der FPU, bzw. Aufteilung in 2x128Bit und möglicherweise auch in 64Bit-Häppchen, so wie das die akt. FPU im Deneb beherrscht...
- Neues Decoder-Frontend, breit genug um 2 Cluster zu befüttern, AVX zu dekodieren etc.
- Loop/Trace-Cache(s)?
- Shared L2-Cache pro Modul (BD setzt immernoch auf exclusive-caches, oder?)
- 4-pipelined Integer-Cluster mal zwei.
- Scheduling / renaming etc, Trennung der Befehlsströme nach dem decoder bzw. korrekte Zuordnung der Befehle an den richtigen Scheduler.
- Neue (effektie?) und ausgedehnte Stromsparmechanismen
- etc. pp

Bei BD wird also in vielerlei Hinsicht Neuland betreten, das will ordentlich getestet werden, denn trotz einer Milliarde von Intel könnte sich AMD keine Rückruf-Aktion wegen FDIV-Bug o.ä. leisten.
Ich will mir garnicht ausmalen was für Umbaumaßnahmen alleine am Register Renaming für AVX und non-destructive-Support notwendig sind, oder für die gesharete FPU...
Hat AMD eigntlich Erfahrungswerte mit Trace-caches?

grüßchen
ich

 

[Ban-Joke]

Ich bin mir aber auch ziemlich sicher AMD arbeitet mit Hochdruck an BD, und wenn sie ihn schon im März gegen Westmere in die Schlacht schicken könnten, würden sie das bestimmt tun.
Also wenn W0mbat recht hat, und das Ding tatsächlich bereits läuft, muss er entweder einige Bugs in Petto haben oder noch nicht taktbar genug sein. Kann ja momentan auch kaum schon in 32nm SOI gefertigt sein... und ein 45nm BD wäre bestimmt ein Cousin von Larrabee... - ok, als single-Modul wahrscheinlich nicht...

Warum soll er nicht bereits schon in 32nm SOI gefertigt wurden sein? Technisch wird das wohl bei GF möglich sein, mit welchem Yieldraten ist doch erstmal irrelevant, oder?
Und wenn ich sage, dass es wohl noch kein Tape-Out gab, kann sich doch AMD auf einer ihrer "Teststrecken" sich ein paar BD-Prozessoren gefertigt haben.

Und ich behaupte mal, dass der BD doch schon sehr fortgeschritten scheint.

Gruß Banjoke

 

[aylano]

Und wenn ich sage, dass es wohl noch kein Tape-Out gab, kann sich doch AMD auf einer ihrer "Teststrecken" sich ein paar BD-Prozessoren gefertigt haben.

Das wäre nichts neuens.
Soviel ich weiß, hat AMD beim Analysten Day schon über vorhandenes BD & Fusion-Silizium berichtet.

Aber die Nachricht von W0mbat hört sich gut an, wenn er schon schnell laufen kann, was gerade beim Barcelona ein großes Problem war, weil die vor lauter Entfernen vor schweren Bugs den Krüppel überhaupt nicht auf Geschwindigkeit/Ghz/Performance optimieren konnte, wodurch der Sprung von Deneb umsogrößer/überdurchschnittlich war.

 

[Ban-Joke]

Aber die Nachricht von W0mbat hört sich gut an, wenn er schon schnell laufen kann, was gerade beim Barcelona ein großes Problem war, weil die vor lauter Entfernen vor schweren Bugs den Krüppel überhaupt nicht auf Geschwindigkeit/Ghz/Performance optimieren konnte, wodurch der Sprung von Deneb umsogrößer/überdurchschnittlich war.

Naja die Frage ist ja, wie lange es schon BD-Silzium gibt. Wenn man das vielleicht schon vor einem Jahr gefertigt hat (reine Spekulation), dann wäre das ja komisch, wenn er jetzt noch relativ schlecht läuft.
Was mir immer noch recht merkwürdig erscheint, sind die Zeitangaben von JF (weil habe ja auch noch die Angaben für die Fertigung im Kopf?!), wann denn mit den ersten BD-Server Chips zu rechnen sein. DAS kann nicht stimmen. Höchstens man plant, den BD als erstes auf den Desktop-Markt zu verkaufen, dann stellt sich mir aber die Frage nach dem "Warum?".

Gruß Banjoke

 

[rkinet]

Das lässt natürlich Spekulationen über die Client Version zu, aber bisher war es so das die Server Varianten zuerst kamen.

AMD hat ja K10 reloaded per LIano für 2011 eingeplant. Danach kommt der Server-Bulldozer und 1/2 Jahr später eben im Desktop für AM3+. Da wird längst Sylvester 2011/12 sichtbar sein.

 

[gruffi]

Auch und gerade im Server-Bereich... das aktuelle pro-Istanbul-Argument der Sockelkompatibilität fällt ab nächstes jahr Flach, und wenn man bei servern sowieso über Neuanschaffung diskutiert wird bestimmt auch die Performance berücksichtigt... also kann es nur gut sein dem Nehalem seine Gloria des unschlagbaren Rechenmonsters etwas abzunehmen...

Welche Gloria? Das Rechenmonster ist Istanbul, nicht Nehalem. Ein Nehalem kann Istanbul nicht das Wasser reichen im HPC Bereich. Nehalem ist doch maximal dort stark, wo er seine Bandbreite in Szene setzen kann. Und das wird nächstes Jahr nicht besser für Intel. Westmere wird maximal 50% gegenüber aktuellen Nehalems zulegen, Magny Cours hingegen mindestens 60%.

@rkinet
Llano und Zambezi sind aber für unterschiedliche Marktsegmente geplant. Das muss also nicht automatisch bedeuten, dass sie zu unterschiedlichen Zeitpunkten gelauncht werden.

 

[Ge0rgy]

Ja aber Magny Cours ist in der Produktion auch deutlich teurer als Westmere!
Intel verdient sich an den recht kleinen Neahlems dumm und dusselig, vor allem bei der Leistung...
Mit "Rechenmonster" meinte ich die vielbeschworene supertolle IPC der Nehalem Generation...
Marketingwirksam...

Und ein Westmere der sich als (logischer) 12-Kerner bezeichnen kann und dabei speziell in 32nm sehr kompakt ist gegenüber einem Magny Cours der doppelt so groß ist wie ein istanbul...naja... ich brauhc dir das wohl nicht vor zu rechnen wer da mehr Geld verdient...

Es würde jedenfalls nicht schaden wenn AMD mal wieder ganz oben mitmischen könnte, schon alleine um zu beweisen dass intel nicht die einzigen sind die moderne, schnelle x86er bauen können...