Wie wird AMDs 7nm-Ryzen 3000 aussehen?

Wie wird AMDs 7nm-Ryzen 3000 deiner Meinung nach aussehen?

  • Mehr als 8 Kerne - ein oder zwei "Zen 2"-Chiplets plus ein extra entwickelter kleinerer IO-Die

    Stimmen: 19 33,9%
  • Mehr als 8 Kerne - ein oder zwei "Zen 2"-Chiplets plus verschiedene IO-Dies

    Stimmen: 9 16,1%
  • Mehr als 8 Kerne - ein monolitischer 8-Kern-Die (IO integriert) + ein 8-Kern-Die (ohne IO)

    Stimmen: 7 12,5%
  • Mehr als 8 Kerne - ein oder zwei monolithische 8-Kern-Dies (IO integriert / einer dann obsolet)

    Stimmen: 3 5,4%
  • Maximal 8 Kerne - ein monolithischer 8-Kern-Die (IO integriert) und eigene Lösung für Threadripper 3

    Stimmen: 11 19,6%
  • Andere Lösung

    Stimmen: 7 12,5%

  • Anzahl der Umfrageteilnehmer
    56

pipin

Administrator
Teammitglied
★ Themenstarter ★
Mitglied seit
16.10.2000
Beiträge
22.283
Renomée
8.749
Standort
East Fishkill, Minga, Xanten
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2019
  • SETI@Home Intel-Race II
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
Die aktuellen Gerüchte um AMDs Ryzen 3000 Prozessoren gingen ursprünglich davon aus, dass für die Mitte nächsten Jahres erwarteten in 7nm-Fertigung hergestellten Desktop-Prozessoren auf Basis von Zen 2 die bereits von "Rome" bekannten 8-Kern-Chiplets und eigener kleinerer IO-Die genutzt würden.

Diese wurden aber mittlerweile von Spekulationen in eine andere Richtung abgelöst. Demnach soll es wie beim Ryzen 1000 und 2000 weiterhin einen monolithischen 8-Kern-Die mit integrierter I/O-Einheit geben, was gerade bei Speicherlatenz und Spiele-Performance Vorteile bieten sollte.

In unserer Umfrage wollen wir von Euch wissen was ihr denkt oder einfach auch nur spekuliert was uns im nächsten Jahr bei den Desktop-Prozessoren erwartet.
 

Stefan Payne

Grand Admiral Special
Mitglied seit
17.11.2001
Beiträge
5.551
Renomée
50
monolithisch und max. 8 Kerne halte ich für absolut ausgeschlossen. Das macht kein Sinn. Insbesondere da Intel schon 'nen 10 Kerner angekündigt hat.
Damit schießt man sich ins Knie. Nur mit 16 Kernen für Am4 kann man weiter die Stellschrauben anziehen und das Produkt weiter verbessern. DAS ist alternativlos!

Und mit 'nem I/O Die hat man schlicht mehr Flexibilität.
Man muss den CPU Core nicht anfassen, wenn man jetzt 3 Dies aufs Package nageln will.
 

Kulasko

Cadet
Mitglied seit
18.04.2013
Beiträge
49
Renomée
0
Nur 8 Kerne halte ich auch für unwahrscheinlich, diverse Quellen meinten bisher aber, noch kein I/O Die zu sehen. Ein wenig überrascht mich das, ich hätte eigentlich stark mit einem I/O-Die + bis zu 2 Chiplets gerechnet. Aber naja, gehen wir also von einem neuen Die mit 8 Kernen und I/O aus. Ich sehe keinen Sinn darin, diese inkompatibel zu den Rome-Chiplets zu machen, daher wäre ein SoC-Die + ein Core-Chiplet mein aktueller Stand des Irrtums. Dann frage ich mich allerdings wieder, wie die die APUs implementieren wollen, vielleicht kann man an den neuen SoC dann ja auch eine GPU anschließen...
 

MagicEye04

Grand Admiral Special
Mitglied seit
20.03.2006
Beiträge
20.390
Renomée
844
Standort
oops,wrong.planet..
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • SETI@Home Wow!-Event 2019
  • SETI@Home Intel-Race II
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
Andere Lösung: vorerst 1x 8core-die + IO-die.
Falls der Markt es verlangt, kommt ein weiterer 8core-die dazu. Alternativ auch ein GPU-die und diesen dann noch ein VRAM-die.
Ich würde mir an AMDs Stelle jedenfalls alle Türen offen halten aber nicht gleich mit der Selbigen ins Haus fallen.
 

X2-3800-V2

Cadet
Mitglied seit
11.02.2017
Beiträge
17
Renomée
0
Beitrag selbst verschoben: Gehört relativ weit oben hin, bitte Danke.

Die "max 2 chiplet 8 kern Variante plus kleineres io" wird wohl die wahrscheinlichere Variante sein, es sei denn es gibt wirklich entscheidende technische Gründe (Latenz) dafür diesen Schritt noch nicht zu gehen.

Vermutlich hat sich AMD aber auch zuerst auf den gewinnträchtigeren Serverbereich konzentriert und erstmal die CPU 7nm + IO 14/12nm Variante (ROME) für den Serverbereich fertig gestellt, um diesen eher als Ryzen 3000
auf den Markt zu bringen.

Der Ryzen 2 /3000 wird wohl eher auf eine verkleinerte 7nm Variante des IO chips setzen, der aber momentan noch nicht fertig entwickelt worden ist, es sei denn der 12/14nm IO passt als verkleinerte Variante ins AM4 Gehäuse.
Momentan ist das IO von Rome ja so riesig das es ausschaut als würde es auch als halb so große Version nicht passen.

Ich glaube aber kaum das AMD den selben Fehler macht wie Intel und versucht 10 oder mehr Kerne in ein monolitisches DIE zu pressen, denn dann schlägt die Ausbeute bei der Fertigung voll ein, sollte es mit der 7nm Fertigung anfangs noch nicht so gut aussehen. Das würde nur die Kosten sinnlos in die Höhe treiben, außerdem müsste man extra ein >8 DIE für Ryzen auflegen anstatt einfach ein 8Kern Chiplet von ROME plus IO Chip zu verwenden.

Wenn AMD wirklich vor hat noch keinen IO chip in Ryzen 3000 zu verwenden, dann ist es sehr wahrscheinlich das es bei 8 Kernen bleibt die dann separat monolitisch produziert werden müssten.

Meiner Meinung macht es keinen Sinn entweder mehr als 8 Kerne in einen chip zu pressen genauso wie es keinen Sinn hat für Ryzen 3000 keine Rome Server Chiplets zu verwenden.

Auf der anderen Seite ist anzumerken das zB. 16 Kerne, also der vermutlich maximal mögliche Ausbau auf AM4 zwar möglich wäre, aber wegen des knappen Speicherinterface möglicherweise auf Varianten mit deaktivierten Kernen hinausläuft. (max 12 Kerner?)
Zwar könnte man hier mit schnelleren DDR4 RAM Bausteinen argumentieren aber es ist noch unklar wie schnell die neuen Speichercontroller werden und ob sie die fehlende Bandbreite teilweise kompensieren könnten.
zudem kommt hier die Preisfrage schnell ins Spiel, denn schneller RAM ist extrem teuer.
 

Salutos

Lt. Commander
Mitglied seit
27.09.2017
Beiträge
142
Renomée
10
Einen traditionellen monolithischen CPU Ansatz in 7-nm schließe ich aus, auch wenn TSMC seinen 7-nm Prozess recht gut im Griff haben mag, der Ausschuß wäre zu groß.
Nach meiner Meinung werden die neuen Desktop CPUs und APUs als Chiplets (CPU/GPU) + IO-Die gefertigt.
Denke wir sind uns einig, dass das den Beste Weg darstellt, sowohl die neuen CPUs als auch APUs sehr flexibel und effizient zu fertigen.
(Wunschdenken, aber möglich!) Dazu kommt, dass sich dadurch die Kosten (für AMD) auf einem sehr angenehmen Niveau halten und Intel auf der Preisschiene zusätzlich unter Druck gerät.

Meine Argumente weshalb ich zu diesem Schluss komme.
Zen 2 in Form von Epyc II / Rome ist real der CPU-Chiplet + IO-Die Ansatz lebt!

Die CPU-Chiplets sind recht klein, wie man auf Bilder sehen kann, denke davon passen - rein den benötigten Platz betrachtet - vier + IO-Die auf einen AM4 Träger.
OK hier kommen wir zum Thema IO-Die in 14-nm.

Wie AMD selbst erklärt ist der IO-Chip in 14-nm effizienter als in 7-nm. Woraus ich resultiere, auch ein IO-Chip für den Desktop wird in 14-nm gefertigt.

Heisst der IO-Chip für die Ryzen 3xxx muss deutlich kleiner werden als bei Rome. Geht das denn? Ich denke schon!
Bei Rome handelt es sich um eine CPU bei der der IO-Chip insgesamt 8 CPU-Chiplets (auf dem Träger) + den CPU-Sockel SP3 mit 4094 PINs (mit der Außenwelt) verbinden muß!
Nun zu meiner Annahme 4 CPU Chiplets oder bei der APU bis 2 CPU-Chiplets + 1 GPU-Chiplet passen auf einen AM4 Sockel.
So bleiben für den IO-Chip 1/4 der Anbindungslogik (auf dem Träger) und ca. 1/3 zum Sockel AM4 mit 1331 PINs (zur Außenwelt) im Vergleich zu Rome.
Das lässt einen deutlich kleineren IO-Chip, auch in 14-nm, als möglich erscheinen!

Ich gebe zu, mein Ansatz ist wenig technisch begründet, als eher logisch.

Noch eine Betrachtung zur TDP
SP3 ist für eine TDP von 180Watt ausgelegt. Rome sollte sich somit auch mit 180 Watt begnügen.
Würde bedeuten 8 CPU-Chiplets + IO-Chip = 180 Watt.
Annahme der IO-Chip verbraucht gleichviel wie ein CPU-Chiplet (8+1 Summe 9) bedeutet das ein Chiplets verbraucht 20 Watt.
Somit würde sich ein Ryzen 3xxx mit 2 CPU-Chiplets (16core) + IO-Chip 60 Watt gönnen. Vorausgesetz gleicher Takt wie bei Rome.
Nun steigt der Verbrauch bekanntlich bei höheren Taktraten.
Auch hier ein sehr trivialer linearer Ansatz
2 CPU-Chiplets bei doppeltem Takt (Vergleich zu Rome) 2x40Watt + IO-Chip 20 Watt -> 100 Watt

Threadripper wird nach meiner Einschätzung nicht weitergeführt.
 
Zuletzt bearbeitet:

MagicEye04

Grand Admiral Special
Mitglied seit
20.03.2006
Beiträge
20.390
Renomée
844
Standort
oops,wrong.planet..
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • SETI@Home Wow!-Event 2019
  • SETI@Home Intel-Race II
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
Die Frage ist nur: was kostet der Chiplet-Spaß AMD ?
Bei Rome ist es nicht ganz so tragisch, wenn der Chiplet-Träger mal eben 50-100€ verschlingt mit all seinen Verdrahtungsebenen. Im Grunde ist das ja ähnlich komplex wie das Backend-of-Line eines Wafers.
Wenn man sich das nur bei den wirklich teuren CPUs leisten kann, dann würde es auch bei AM4 nur in der vollen Ausbaustufe zum Einsatz kommen.
 

Salutos

Lt. Commander
Mitglied seit
27.09.2017
Beiträge
142
Renomée
10
Du hast dir das Video von AdoredTV angeschaut?
https://www.youtube.com/watch?v=ReYUJXHqESk
Ab Minute 23 wird deine auf deine Frage eingegangen.
Hier ist die Rede von ca. 28$ pro Chiplet, großzügig kalkuliert.
Keine Ahnung, ob das eine realistische Kalkulation ist.
 

MagicEye04

Grand Admiral Special
Mitglied seit
20.03.2006
Beiträge
20.390
Renomée
844
Standort
oops,wrong.planet..
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • SETI@Home Wow!-Event 2019
  • SETI@Home Intel-Race II
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
Nein, ich schau mir keine Videos an.
Sind die 28$ der Preis des Chiplets oder der Aufwand auf dem Chipträger für das Chiplet?
 

Stefan Payne

Grand Admiral Special
Mitglied seit
17.11.2001
Beiträge
5.551
Renomée
50
Einen traditionellen monolithischen CPU Ansatz in 7-nm schließe ich aus, auch wenn TSMC seinen 7-nm Prozess recht gut im Griff haben mag, der Ausschuß wäre zu groß.
Eben.
Mit Der 3000 Serie betreibt man extrem Reste Verwertung...
Und mit dem ganzen Chiplet Zeugs kann man von Ryzen über Epic bis hin zu den Konsolen bedienen.
Die vom Takt beschissensten Dies gehen dann an Sony oder werden in der APU verfriemelt, die besten bleiben für den Fadenschlitzer und z.T. die neuen Ryzen 9.

Aufgrund der Seltenheit der ganzen guten sind die Ryzen 9 dann auch entsprechend teuer...

--- Update ---

Die Frage ist nur: was kostet der Chiplet-Spaß AMD?
Weniger als Monolitisch, da man sehr viel Ausschuss verarbeiten kann.
wenn z.B. 4 Cores auf einem Die tot sind - kein Problem, einfach die deaktivieren und zwei Chips zu einem Ryzen 5 verbauen.
Usw...
Bei Rome ist es nicht ganz so tragisch, wenn der Chiplet-Träger mal eben 50-100€ verschlingt mit all seinen Verdrahtungsebenen. Im Grunde ist das ja ähnlich komplex wie das Backend-of-Line eines Wafers.
Wenn man sich das nur bei den wirklich teuren CPUs leisten kann, dann würde es auch bei AM4 nur in der vollen Ausbaustufe zum Einsatz kommen.
Du vergisst den Ausschuss, die ganzen Dies mit Teildefekten.

'nen Monolithischen Die kannst nicht so schön weiterverwenden als 'nen CHiplet. Das ist, was gern vergessen wird...
 

Hotstepper

Vice Admiral Special
Mitglied seit
12.04.2005
Beiträge
795
Renomée
93
Ok, nehmen wir einfach mal an, dass auch AM4 im Chiplet design kommt. Das hätte ohne jeden Zweifel Folgen für die RAM Latenz. Denn selbst innerhalb eines Dies von CCX zu CCX haben wir aktuell um die 100ns. Sagen wir AMD hat es geschafft diese Latenz selbst über Dies hinweg auf die Hälfte zu reduzieren und die des Speichercontrolers ebenfalls nochmal um 30%. Optimistischer kann man das nicht rechnen.

Dann ginge die RAM Latenz des IMC von etwa 65ns auf 45ns (was ein enormer Sprung wäre) und dazu kämen dann 50ns durch den Die Hop. Da wären wir wieder bei grob 100ns Latenz zum RAM und damit wäre das ganze Design selbst bei 5ghz Takt in Spielen nicht mehr konkurenzfähig zum Wettbewerb und selbst zur Aktuellen Ryzen 2K Reihe.

Um einen integrierten Speichercontroler im Consumermarkt geht aus meiner Sicht kein Weg herum. Eventuell legen sie alles andere an IO auf einen extra Die, aber der IMC bleibt im Chip. Einzige Alternative die ich sehe wäre ein aktiver Interposer, die kosten aber auch Geld.

Ich lass mich da gerne überaschen, dann aber bitte auch positiv!
 
Zuletzt bearbeitet:

Berniyh

Grand Admiral Special
Mitglied seit
29.11.2005
Beiträge
4.996
Renomée
154
Im Video von AdoredTV ist von monolithischen Dies mit IO die Rede, wobei meistens zwei Dies auf einem Träger verbaut sind und nur eines der Dies ein IO aktiv hat.
Auch wenn ich die Richtigkeit der Infos anzweifle halt ich das tatsächlich auch für die wahrscheinlichste Lösung.

Die Lösung beim Rome hat ihren Charme, aber am Desktop will man sicherlich (auch) mit guter Spieleleistung punkten und da wird ein integriertes Die einfach Vorteile haben.
Natürlich gibt es dann noch den zweiten Die, der generell benachteiligt ist, aber das sollte sich nicht in allen Situationen auswirken.
Außer natürlich IF ist inzwischen so gut (insbesondere bezogen auf die Latenz), dass man sich das separate IO die leistungsmäßig leisten kann, aber da hab ich so meine Zweifel.

Persönlich finde ich den Chipletansatz eigentlich für APU am spannendsten.
Eine spekulierte Variante ist ja ein 8C CPU Die mit 20 Navi CUs. Das Teil würde ich für meinen Desktop (der keine Spiele können muss, aber solche CUs sind super für OpenCL o.ä.) sofort nehmen.
Noch cooler wäre es natürlich, wenn man noch ein bisschen HBM, sagen wir 1GB, mit drauf packen würde. Wäre deutlich teurer, ich würde es aber zahlen.
Könnte eigentlich der CPU Die was mit dem HBM anfangen? Im Betriebssystem ist so eine Konstellation (2 unterschiedliche Arten von RAM) ja nicht vorgesehen, oder?
Aber in Bezug auf Ausschuss ist das schon ganz interessant, da man bei der APU ja auch noch die teildefekten Navi Dies restverwerten kann.

Für den Spiele-PC würde ich hingegen ein einziges monolithischen 8C Die bevorzugen, aber ob es das gibt wird man sehen, ich tippe eher auf 2×4C.
 

Emploi

Grand Admiral Special
Mitglied seit
20.10.2005
Beiträge
10.521
Renomée
858
Standort
Elbflorenz
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
*chatt* Was spricht eigentlich gegen einen monolithischen 12 Kerner, dort wo der 4. CCX sitzen würde kommt das ganze I/O Gedösn hin und man könnte noch einen 9, einen 6 und einen 3 Kerner draus basteln. *buck*
 

sompe

Grand Admiral Special
Mitglied seit
09.02.2009
Beiträge
10.695
Renomée
764
Du vergisst den Ausschuss, die ganzen Dies mit Teildefekten.

'nen Monolithischen Die kannst nicht so schön weiterverwenden als 'nen CHiplet. Das ist, was gern vergessen wird...
Ähm...hä? Was an der Resteverwertung sollte bei den Chiplets besser gehen? Kerne zu deaktivieren ist kalter Kaffee von vorgestern und wird seit zig Jahren betrieben. Viel mehr wird man bei den Chiplets wohl nicht machen können weil sie ganz einfach nicht mehr zu haben scheinen denn andere Komponenten wie der Speicher Controller usw. scheinen bei Rome in das IO Die gewandert zu sein. Dort relativieren sich auch die dadurch hinzu gekommenden Latenzen denn über das Chiplet Design hinweg dürfte er deutlich symetrischer agieren als beim aktuellen 4er Design.

Hier sind wir auch schon bei dem Punkt weshalb ich das Chiplet Design bei der AM Plattform als wenig sinnvoll ansehe denn der IO Part fällt erheblich kleiner aus, wodurch sich der Flächenbedarf relativiert, es entfallen die hinzu gekommenden Latenzen und der Zusammenbau des Prozessors dürfte deutlich billiger sein da dessen Gehäuse bzw. der Chip Träger weniger komplex wäre und ganz einfach weniger Fertigungsschritte erforderlich sind. Des weiteren ist der Platz unter dem Deckel recht begrenzt und was viele wohl nicht bedenken, es wird darunter auch noch Platz für andere Bauteile (Chipkondensatoren?) benötigt.
http://8images.cgames.de/images/gam...hreadripper-1950x-vergleich-1400x_6004197.jpg
http://cdn.wccftech.com/wp-content/uploads/2017/03/AMD-Ryzen-7-Delid.png
https://www.techpowerup.com/img/WZdUOKv4eW49xpYt.jpg
 

MagicEye04

Grand Admiral Special
Mitglied seit
20.03.2006
Beiträge
20.390
Renomée
844
Standort
oops,wrong.planet..
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • SETI@Home Wow!-Event 2019
  • SETI@Home Intel-Race II
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
Du vergisst den Ausschuss, die ganzen Dies mit Teildefekten.

'nen Monolithischen Die kannst nicht so schön weiterverwenden als 'nen CHiplet. Das ist, was gern vergessen wird...
Nein, das habe ich nicht vergessen, sondern bewußt außer Acht gelassen.
Wenn der Träger 100€ kosten sollte, dann wäre ein 2- oder 4Kerner quasi nicht mehr mit Gewinn zu verkaufen. Darum ja verschiedene Träger für verschiedene Preisklassen und im Zweifel die teuren CPUs als Chiplet und die billigen monolithisch.

Ich seh das auch nicht so negativ als Ausschuss, wenn man einen Chip so entwirft, dass er teildeaktiviert noch verwendet werden kann. Defektdichte war immer ein Thema, mit dem man leben muss und es wird auch immer so sein. Man kann nur das Beste daraus machen.
 

Kulasko

Cadet
Mitglied seit
18.04.2013
Beiträge
49
Renomée
0
Ok, nehmen wir einfach mal an, dass auch AM4 im Chiplet design kommt. Das hätte ohne jeden Zweifel Folgen für die RAM Latenz. Denn selbst innerhalb eines Dies von CCX zu CCX haben wir aktuell um die 100ns. Sagen wir AMD hat es geschafft diese Latenz selbst über Dies hinweg auf die Hälfte zu reduzieren und die des Speichercontrolers ebenfalls nochmal um 30%. Optimistischer kann man das nicht rechnen.

Dann ginge die RAM Latenz des IMC von etwa 65ns auf 45ns (was ein enormer Sprung wäre) und dazu kämen dann 50ns durch den Die Hop. Da wären wir wieder bei grob 100ns Latenz zum RAM und damit wäre das ganze Design selbst bei 5ghz Takt in Spielen nicht mehr konkurenzfähig zum Wettbewerb und selbst zur Aktuellen Ryzen 2K Reihe.

Um einen integrierten Speichercontroler im Consumermarkt geht aus meiner Sicht kein Weg herum. Eventuell legen sie alles andere an IO auf einen extra Die, aber der IMC bleibt im Chip. Einzige Alternative die ich sehe wäre ein aktiver Interposer, die kosten aber auch Geld.

Ich lass mich da gerne überaschen, dann aber bitte auch positiv!


Ich zitiere da immer wieder gerne noch einmal diese Analyse, nach der ungepufferte, unserialisierte Verbindungen eine Möglichkeit wären und somit der Hop vom Chiplet zum IO-Die ganze 1,5ns bei DDR4-2667 benötigen würde. Klingt ein monolithischer Chip mit der Information immer noch alternativlos?


Nein, das habe ich nicht vergessen, sondern bewußt außer Acht gelassen.
Wenn der Träger 100€ kosten sollte, dann wäre ein 2- oder 4Kerner quasi nicht mehr mit Gewinn zu verkaufen. Darum ja verschiedene Träger für verschiedene Preisklassen und im Zweifel die teuren CPUs als Chiplet und die billigen monolithisch.

Du meinst mit dem Träger sicher das Package, oder? 100€ wären schon locker in der Größenordnung für einen Interposer, da es sich hier um ein "organic package" handelt, sollten die Kosten dafür sehr, sehr viel geringer ausfallen. Ich würde einstellig raten, das könnte aber auch wieder zu niedrig sein. Auf jeden Fall sollte das weit weg von 100€ liegen. Klar, bei Dual Cores braucht ist das vielleicht auch wieder zu teuer, aber da ist wieder die Frage, ob die so etwas überhaupt noch anbieten wollen?
 
Zuletzt bearbeitet:

pipin

Administrator
Teammitglied
★ Themenstarter ★
Mitglied seit
16.10.2000
Beiträge
22.283
Renomée
8.749
Standort
East Fishkill, Minga, Xanten
  • SIMAP Race
  • QMC Race
  • RCN Russia
  • Spinhenge ESL
  • Docking@Home
  • BOINC Pentathlon 2019
  • SETI@Home Intel-Race II
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
Ich zitiere da immer wieder gerne noch einmal diese Analyse, nach der ungepufferte, unserialisierte Verbindungen eine Möglichkeit wären und somit der Hop vom Chiplet zum IO-Die ganze 1,5ns bei DDR4-2667 benötigen würde. Klingt ein monolithischer Chip mit der Information immer noch alternativlos?

Naja, der Autor sagt ja selber, dass man immer noch zu wenig weiß wie der Infinity Fabric funktioniert und was AMD in der Version 2 des IF beim Zen 2 geändert hat ist dann noch mal die Unbekannte Nr. 2.
 

MagicEye04

Grand Admiral Special
Mitglied seit
20.03.2006
Beiträge
20.390
Renomée
844
Standort
oops,wrong.planet..
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2019
  • SETI@Home Wow!-Event 2019
  • SETI@Home Intel-Race II
  • BOINC Pentathlon 2020
  • THOR Challenge 2020
  • BOINC Pentathlon 2021
Du meinst mit dem Träger sicher das Package, oder? 100€ wären schon locker in der Größenordnung für einen Interposer, da es sich hier um ein "organic package" handelt, sollten die Kosten dafür sehr, sehr viel geringer ausfallen. Ich würde einstellig raten, das könnte aber auch wieder zu niedrig sein. Auf jeden Fall sollte das weit weg von 100€ liegen. Klar, bei Dual Cores braucht ist das vielleicht auch wieder zu teuer, aber da ist wieder die Frage, ob die so etwas überhaupt noch anbieten wollen?
Ich meine das Ding, wo die Chips bzw. Chiplets draufgelötet werden, wo sie miteinander verbunden werden. Package wäre wohl ein Name dafür.
Mein letzter Stand war bei 0815-Chipträgern von Intel eine Größenordnung von 20$ aus der Zeit vor LGA.
 

amdfanuwe

Grand Admiral Special
Mitglied seit
24.06.2010
Beiträge
2.372
Renomée
34
Des weiteren ist der Platz unter dem Deckel recht begrenzt und was viele wohl nicht bedenken, es wird darunter auch noch Platz für andere Bauteile (Chipkondensatoren?) benötigt.
http://8images.cgames.de/images/gam...hreadripper-1950x-vergleich-1400x_6004197.jpg
http://cdn.wccftech.com/wp-content/uploads/2017/03/AMD-Ryzen-7-Delid.png
https://www.techpowerup.com/img/WZdUOKv4eW49xpYt.jpg
Hast noch einen vergessen:
DSC_0291.jpg

Epyc 3000 mit 12 oder 16 Kernen und dementsprechend zwei Zeppelin (Foto: Andreas Sebayang/Golem.de)
 

sompe

Grand Admiral Special
Mitglied seit
09.02.2009
Beiträge
10.695
Renomée
764
Nicht wirklich vergessen denn das ist ein BGA der direkt verlötet wird und keinen Deckel besitzt. ;)
Da mein alter FX-8350 nur die 2 mittleren Finger abdeckt, dessen Größe mit den AM4 odellen vergleichbar sein sollte und der abgebildete BGA eher Richtung 3 Finger Abdeckung geht gehe ich mal frech davon aus dass er ein gutes Stück größer ist.
 

amdfanuwe

Grand Admiral Special
Mitglied seit
24.06.2010
Beiträge
2.372
Renomée
34
Komisch, wenn unter dem Deckel ja der gleiche Zeppelin Die steckt, wie passt der dann darunter?
 

sompe

Grand Admiral Special
Mitglied seit
09.02.2009
Beiträge
10.695
Renomée
764
Das Teil hat keinen breiten Spacer ;)
Wir können aber gern den Preis für diesen Prozessor als Reerenz für den Preis eines solchen Multichip Prozessors nehmen.
 

OBrian

Moderation MBDB, ,
Mitglied seit
16.10.2000
Beiträge
17.036
Renomée
266
Standort
NRW
Der ganze Zirkus mit Chiplet macht ja überhaupt nur deswegen Sinn, weil man diesen I/O-Bereich los wird, wo zuviele Strukturen drin sind, die sich immer schlechter schrumpfen lassen. Den I/O-Chip will man daher auch in einem billigeren älteren Prozeß fertigen.

Also ich bin ziemlich sicher, dass es einen extra I/O-Chip geben wird, evtl. gibt es da auch teildeaktivierte Varianten für eine Marktsegmentierung. Das lohnt sich schon wenn man nur ein einziges Chiplet dranhängt. Aber längerfristig muss der AM4 ja auch mehr als 8 Kerne kriegen. Und das Problem mit dem Latenzen muss man eben irgendwie anders angehen.

Nur weil es auf dem AM4 dann auch 16 Kerne gibt, heißt das ja nicht, dass die Threadripper-Plattform überflüssig ist, da gibt es dann eben doppelt so viele. Abgesehen davon gibt es da auch doppelte Speicherbandbreite, auch die Möglichkeit, mehr RAM zu verbauen, mehr I/O usw., sodass die Plattform selbst bei gleicher Anzahl Kerne sinnvoll bleibt.

Zu den Gerüchten: Man braucht ja auch noch eine APU, und da ist dann die Grafik der größte Batzen. GPU und CPU (mit 8 Kernen) müssen beide in 7 nm sein, dann macht der Rest I/O vielleicht nicht so viel aus, dass sich ein Chiplet-Design lohnt. Die APU kann also durchaus noch monolithisch gebaut werden. Vielleicht beziehen sich die Gerüchte darauf.
 
Zuletzt bearbeitet:

Salutos

Lt. Commander
Mitglied seit
27.09.2017
Beiträge
142
Renomée
10
Ok, nehmen wir einfach mal an, dass auch AM4 im Chiplet design kommt. Das hätte ohne jeden Zweifel Folgen für die RAM Latenz. Denn selbst innerhalb eines Dies von CCX zu CCX haben wir aktuell um die 100ns. Sagen wir AMD hat es geschafft diese Latenz selbst über Dies hinweg auf die Hälfte zu reduzieren und die des Speichercontrolers ebenfalls nochmal um 30%. Optimistischer kann man das nicht rechnen.

Dann ginge die RAM Latenz des IMC von etwa 65ns auf 45ns (was ein enormer Sprung wäre) und dazu kämen dann 50ns durch den Die Hop. Da wären wir wieder bei grob 100ns Latenz zum RAM und damit wäre das ganze Design selbst bei 5ghz Takt in Spielen nicht mehr konkurenzfähig zum Wettbewerb und selbst zur Aktuellen Ryzen 2K Reihe.

Um einen integrierten Speichercontroler im Consumermarkt geht aus meiner Sicht kein Weg herum. Eventuell legen sie alles andere an IO auf einen extra Die, aber der IMC bleibt im Chip. Einzige Alternative die ich sehe wäre ein aktiver Interposer, die kosten aber auch Geld.

Ich lass mich da gerne überaschen, dann aber bitte auch positiv!

Wenn deine Annahme stimmt dann wird das erst recht den Zen 2 Server Prozessor Epyc alias Rome betreffen.
Damit würde sich AMD ein Blöse geben, was ich definitiv nicht glaube!

--- Update ---

Ich bleibe bei der Annahme, dass der neue Ryzen 3xxx auch mit Chiplets und IO-Chip kommt.

Zu den kommenden APUs, in folgendem Artikel zu Raven Ridge von pipin findet sich das folgende Bild

hotchips9.PNG


Diese Schaltbild zeigt schon deutlich die Richtung an, CPU+GPU über Infini Fabric verbunden.

Eine APU würde sich nach meiner Vorstellung durch ein bis zu 8-core CPU-Chiplet+IO-Chip+GPU-Chiplet realisieren lassen.
 

Hotstepper

Vice Admiral Special
Mitglied seit
12.04.2005
Beiträge
795
Renomée
93
OBrian schrieb:
Der ganze Zirkus mit Chiplet macht ja überhaupt nur deswegen Sinn, weil man diesen I/O-Bereich los wird, wo zuviele Strukturen drin sind, die sich immer schlechter schrumpfen lassen. Den I/O-Chip will man daher auch in einem billigeren älteren Prozeß fertigen.

Wenn deine Annahme stimmt dann wird das erst recht den Zen 2 Server Prozessor Epyc alias Rome betreffen.
Damit würde sich AMD ein Blöse geben, was ich definitiv nicht glaube!

Das IO Chiplet inklusive IMC macht speziell bei Epyc sehr viel Sinn, denn zum Einen stimmt was OBrian sagt, zum Anderen kommt aber entscheidenderweise dazu, dass nun alle Kerne den gleichen Weg zum RAM haben, was die Performancecharakteristika erheblich verbessert. Bislang war es sehr schlecht vorhersagbar wie schnell ein Kern ist, denn er konnte auf Daten schnell im lokalen RAM zugreifen oder langsam in distalen. Im NUMA Mode sind zwar dann die Latenzen gleich, aber die Bandbreite sinkt dramatisch. Das ganze hat sich verhalten wie zwei Sockel unter einem Deckel. Mit dem ab ROME kommenden IO Chip sind die Wege jedes Kerns zum RAM gleich, was in Server oder HPC Anwendungen schon sehr wichtig ist. Es gibt aber Anwendungen bei denen die Latenzen nicht sonderlich wichtig sind sondern die Bandbreite entscheidend. Beispielsweise Strömungssimulationen und genau hier verkauft sich Epyc auch sehr gut.

Bei Desktop Anwendungen, speziell Spielen sieht das allerdings etwas anders aus. Hier sind die Latenzen zum RAM halt schon sehr entscheident, Bandbreite hingegen kaum und die Käuferschaft von Desktop Systemen besteht nunmal zum allergrößten Teil aus Leuten die Spielebenchmarks anschauen.

Hier hat sich mal einer den Spass gemacht RAM als Performancemerkmal auf Ryzen zu analysieren. Man beachte beispielsweise Punkt 8 und 12. Ein Threadripper im Creators Mode (UMA) sieht kein Land gegen einen Ryzen 7 in ArmAIII. Im Game Mode (NUMA) liegen sie aber gleich auf.

Eine APU würde sich nach meiner Vorstellung durch ein bis zu 8-core CPU-Chiplet+IO-Chip+GPU-Chiplet realisieren lassen.

Ein aktuelles Schaltbild eines Ryzen7 sieht genau gleich aus, ausgenommen das er keine GPU hat.

800px-zen_soc_block.svg.png


Deswegen ist es meiner Meinung nach wahrscheinlich, dass bei AM4 der ganze I/O Hub Kram auf ein ausgelagertes I/O Die geht, der Rest (unified IMC) aber integriert bleibt und AM4 Ryzen 3000 einfach eine eigene 12 Kern Maske (6 Kerne je CCX oder wie Emploi schon sagte 3x herkömmliche CCX) für 7nm verpasst bekommt.

EDIT:

Sprich alles was ich hier in Rote Balken verpackt hab (ein IFOP wird natürlich so oder so bleiben müssen), eventuell dazu noch ne GPU, damit alle Ryzen eine iGPU haben. Dann können sie sich auch die extra Maske für die APUs sparen die sie jetzt haben und die kaum was abwirft.

Untitled 1.jpg
 
Zuletzt bearbeitet:
Oben Unten