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Als ich das so lese kam mir die Idee, dass du eine schön performante Kiste bauen könntest und die Kids bekommen einen nicht ganz so stark ausgebauten PC (z.B: mit dem 1600 oder 1500X, kleinere GPU) und dann wird von der Hauptmaschine über Steam gestreamt (mit entspr. Zeitfenstern, später vllt...

Ganz so husch husch war es dann doch nicht: https://trademarks.justia.com/872/11/threadripper-87211380.html Apropos, bist du nun mit der PCIe-Lane-Anzahl zufrieden? ;) P.S.: 32GB DR CL15 TridentZ läuft bei mir auf 3200-14-14-14-34 (ASRock Taichi Beta BIOS).

Die GDC Ryzen Optimization Folien sind vollständig aufgetaucht: http://32ipi028l5q82yhj72224m8j.wpengine.netdna-cdn.com/wp-content/uploads/2017/03/GDC2017-Optimizing-For-AMD-Ryzen.pdf

Ich glaube, der Rausflug von FMA4 kam schon in einem Patch vor 2 Jahren heraus, also wurde die Entscheidung intern noch früher getroffen. Selbst wenn es noch enthalten ist, wird AMD keine Energie in Verifikation usw. gesteckt haben. Da intern die FMA-uOps generell mit 3 Sourcen und 1 Destination...

Diese Digitimes-Meldung ist eh seltsam. Für AMD ist es ja "verständlich", dass sie mit einer "Neuauflage" des Bulldozers jetzt kaum noch etwas loswerden und die Boardpreise sinken müssen, da sie in den USA eh ständig ausverkauft sind und man die nicht vorhandenen Boards, die keiner will, zu...

Hier sehe ich es eher wie bbott. Im Ryzen ist mir bis jetzt nichts bekannt, was neu oder anders ggüber. der Hot Chips Präsentation ist. Die 40%-52%-Diskrepanz entstammt eher der Unsicherheit. Auf AMDs offizieller Seite stand sogar "up to 40%". Man hat gelernt. Am Ende bleiben sowohl eine...

Stimmen die 1,275V?

Wo du recht hast.. ;)

Nein, eher wie beim Hochzählen einer Variable (aus C++ & Co.): Zen 2, Zen 3.. Das werden immer neue Designs sein (aufeinander basierend).

"Zen+" könnte wirklich nur für die folgenden Iterationen insgesamt gelten.

Hmm.. da zweifel ich eher die Verbindung zu 7nm an. Als kleinen Hinweis kannst du dich ja daran orientieren, wie häufig AMD einen neuen Construction Core herausgebracht hat. ;)

Das siehst du richtig. Auch beim XV war schon viel synthetisierte Logik drin. Die Lücken kommen daher, dass der Floorplan mit den vorgegebenen Flächen (wegen Leitungen zwischen den Blöcken u.ä.) lange vor dem Erzeugen der Schaltungen feststeht. Da ist wirklich noch "Luft". ;) Dass die...

Passt genau: Und dazu noch:

Guter Punkt! Ich ja auch. Das wird ein Hammer-Sprung (apropos.. K8!)

Die Boardhersteller können nun mit AMD-Systemen endlich wieder schön diversifizieren und dabei Geld verdienen. Und wo es etwas zu holen gibt, gibt man sich auch mehr Mühe - so zumindest meine Hoffnung. Wenigstens brauchen wir nicht einen Tausender für ein Intel-Board hinblättern. ;)

Ist es zufällig möglich, dass ich vor dem Bulldozer-Launch (wo auch schon einige Leaks bekannt waren) nicht so viele Forenbeiträge gelesen habe, wo die Leute bereits ihr System planen? ;)

Man würde also 8mm² Die-Fläche sparen. Falls die APU aus Leistungsbalance-Gründen (DDR4-Bandbreite) z.B. näher an die typische CZ/BR-Die-Size (245mm²) käme, wäre das eine Einsparung von 3-4%. Bei der geringen Größe ist der Einfluss auf Kosten u. Yields noch etwa linear, max. etwa 5%, oder etwa...

Der MPR-Artikel von David Kanter ist jetzt frei verfügbar: http://www.linleygroup.com/mpr/article.php?id=11666

Nachtrag: Hier ist eines der erwähnten Papers für Hyperthreading: https://www.usenix.org/legacy/event/wiess02/tech/full_papers/nakajima/nakajima.pdf Ein weiteres für POWER-SMT: https://www.cs.sfu.ca/~fedorova/papers/smtpaper.pdf

Das sollte mit dem OS klappen. Ursprünglich war das Problem sogar bei BD, dass das OS keinen Unterschied sah zwischen all den physikalischen Kernen, somit erst einmal Threads zusammen auf Module schickte, anstatt z.B. die Module erst einzeln mit einem Thread zu nutzen. Vom Powermanagement bin...

Hier gibt es etwas zu IBMs Umsetzung inkl. Extrembeispiele mit Execution Unit Contention: http://www.cslab.ece.ntua.gr/courses/advcomparch/2008/material/readings/Simultaneous%20Multi-threading%20Implementation%20in%20POWER5.pdf Das Konzept funktioniert natürlich gut in den POWER-Zielmärkten...

Dich hatte ich doch gar nicht zitiert. ;) Meine Meinung ist: Intel HT = SMT, AMD BD = CMT, AMD BD-FPU = SMT, Zen = SMT mit Priorisierung (steht alles irgendwo in Papers oder Präsentationen) IBM hat seit Power 5 SMT mit expliziter Priorisierung (also nichts, wo sich der Prozessor mit...

Ach, du meintest das Scheduling. Richtig, da wird auch priorisiert.

Jetzt war ich doch etwas platt über das, was bei Wikipedia steht. Ich mache es kurz: http://www.intel.com/content/dam/www/public/us/en/documents/research/2002-vol06-iss-1-intel-technology-journal.pdf Ich mache es auch hier kurz...

Richtig. Es gibt eine Nachfrageelastizität und diverse Duopol-Effekte aufgrund der Konkurrenzprodukte. Umso mehr SKUs aber bereits angeboten werden u. umso länger wir Käufer die Angebotsstruktur schon "gewohnt" sind, wird eine Platzierung entsprechend Leistung+Features+Markeneffekt sicher ohne...