AMD setzt Strained Silicon ein - schon bei 130nm
- Ersteller Dresdenboy
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rkinet
Grand Admiral Special
Also reichen wird allemal - aber der Umstieg 130 > 90 nm hat wirklich seine Tücken.
Ohne die Pizza-Fab36 ab 2006 würde AMD mit 90nm so 2007/8 die Luft ausgehen, 90nm hat kaum Potenial nach oben.
Wobei - weis nicht mehr wers brachte - es wohl optimale CPU-Taktraten nicht viel tiefer gibt. Beim Banias oder jetzt Sempron mobil liegt man bei 1,4 bis 1,6 Ghz, 90nm dürfte nur etwas höher ein gutes Watt/ GHz- Verhältnis haben.
Dann steigt ja der Leistungsbedarf überproportional an.
Wenn man den Markt so sieht, ist etwas unterhalb von 1 GHz wieder ein weiterer interessanter Betriebspunkt für CPUs - s. UVL Pentium M oder eben der 800er GHz-Modus bei mobilen A64.
Mit Cool'n Quite für den Desktop gibts aber einen Kompromiss.
Der stromfressende 'Turbo' wird aktiviert (Vcc & GHz hoch) wenn der User die Power benötig. Sonst wird die CPU in wirtschaftliche Regionen verfrachtet.
Aber nach oben kann man sich eh beschränken durch die weiteren Shrinks.
So ist 2* 3 GHz locker einer 1* 5 GHz ebenbürdig oder 4* 4 GHz besser wie 10-12 GHz für den Anwender. Letzteres dürfte uns wohl beim Übergang 65/45 nm erwarten.
rkinet
Grand Admiral Special
OC - Single Core CPUs kann man per OC beschleunigen,
aber wie macht man aus Dual-Core eigentlich Tri-Core ?
(Wahrscheinlich wieder irgendwelche undokumentierten Brücken schließen.
Bei Intel vielleicht machbar, die bauen bestimmt schon
- wie bei HT, x64 u.ä. -
vorsorglich einen dritten Core schon im Dual-Core ein
)
jetzt bin ich aber verwundert, zu lesen, daß strained si die leckströme erhöht. 
ich hatte gedacht, strained si ermöglicht höhere taktraten (bei gleichbleibenden energievedarf) und soi täte dies auch. beide effekte zusammen, so dachte ich, lassen sich zwar nicht wie 1+1 addieren, weil sie beide das gleiche problem angehen (höher energieverbrauch), aber dennoch muß es ja von vorteil sein, daß amd beide verfahren koppelt. doch mit obiger aussage sieht es ein wenig anders aus: okay, wenn strained si die leckströme erhöht (dagegen die "schaltströme" verringert?), soi zugleich leckströme verhindert, ist da dann auf einmal 1+1 sogar mehr als zwei? klar, wahrscheinlich gibt es verschiedene leckstrom-arten und/oder soi "produziert" neue/andere. aber wie ergänzen sich denn nun beide verfahren? "potenzieren" sich die vorteile?
und, rkinet, was die erreichbaren taktraten angeht, du sagst es ja selbst, du hättest keinerlei quelle. ich habe auch noch von niemanden bisher auch nur die vermutung gehört, amd könne den takt nicht mehr steigern. wieso sollen sie nicht ebensolche taktraten erreichen, wie intel? gerade, weil sie doch weniger temp-probleme haben! okay, wenn sie tatsächlich weit über 3ghz wollen, dann muß wohl nochmals die pipe verlängert werden oder andere maßnahmen. aber irgendwie gibt es doch null anzeichen für deine spekulation...
ich hatte gedacht, strained si ermöglicht höhere taktraten (bei gleichbleibenden energievedarf) und soi täte dies auch. beide effekte zusammen, so dachte ich, lassen sich zwar nicht wie 1+1 addieren, weil sie beide das gleiche problem angehen (höher energieverbrauch), aber dennoch muß es ja von vorteil sein, daß amd beide verfahren koppelt. doch mit obiger aussage sieht es ein wenig anders aus: okay, wenn strained si die leckströme erhöht (dagegen die "schaltströme" verringert?), soi zugleich leckströme verhindert, ist da dann auf einmal 1+1 sogar mehr als zwei? klar, wahrscheinlich gibt es verschiedene leckstrom-arten und/oder soi "produziert" neue/andere. aber wie ergänzen sich denn nun beide verfahren? "potenzieren" sich die vorteile?
und, rkinet, was die erreichbaren taktraten angeht, du sagst es ja selbst, du hättest keinerlei quelle. ich habe auch noch von niemanden bisher auch nur die vermutung gehört, amd könne den takt nicht mehr steigern. wieso sollen sie nicht ebensolche taktraten erreichen, wie intel? gerade, weil sie doch weniger temp-probleme haben! okay, wenn sie tatsächlich weit über 3ghz wollen, dann muß wohl nochmals die pipe verlängert werden oder andere maßnahmen. aber irgendwie gibt es doch null anzeichen für deine spekulation...
@Treverer
Du bist leider dem üblichen Marketing Blah Blah erlegen.
Dies ist ja auch das Ziel von Siegesmeldungen zu den Herstellermethoden.
Erst Recht wenn es auf Computerblöd vermeldet wird. Ich glaube kaum, dass die "Annalystenjüngelchen" in ihren verpupsten Banksesselchen jemals in einem Labor standen ... mit den Tücken des Experiments gepeinigt ...
Es sind zwar auch tiefschürfende Erklärungen da, aber dann muss man wirklich tiefer graben. Da ist Heise lediglich nur ein Anfang, aber ein guter.
SIO wirkt auf zweierlei Arten:
Direkt
1: Zum einem verhindert es Teilweise Leckstrome, aber Leckstrom ist nicht gleich Leckstrom.
a. Zum einen ist das Gate betroffen, da hilft SOI nicht, da vagabundieren um so mehr Elektronen, je enger der Spalt ist. Das sind die erwünschten Tunneleffekte, die Transistoren ja erst möglich machen (von der Salami zur Olive zum Käse sozusagen).
b. Zum anderen hilft SOI quasi perfekt gegen vagabundierende Elektronen in der Tiefe des Substrats.
Das Si Substrat ist der Pizzaboden für den ganzen Schaltungsaufbau, Die Transistoren, Leiterbahnen ... sind in diesem Zusammenhang dann der Käse, Oliven, Tomaten.
Die verflixten Elektronen scheren sich kaum um die verbotene Zone, wenn sie Tunneln wollen, dann tunneln sie (durch den Pizzaboden
) ... das sind auch die vielbesagten Quanteneffekte. Aber dieses sind die unerwünschten Quanteneffekte.
SIO zieht hier Wortwörtlich eine Brandmauer dagegen ein, die verbotene Zone wird quasi in das Unendliche verlängert. Die Zutaten der Pizza sind sozusagen auf einer dicken Plastikfolie gebettet, erst dann folgt der Pizzaboden.
Indirekt
2. Der andere Effekt ist indirekt, vergleichbar dem Einfluss von Materialen zum Isolieren von Kabeln.
Das sind indirekte induktive Effekte. Dieser induktive Effekt sorgt dafür, dass die Elektronen gleichssam durch die Leiterbahnenbereiche "flutschen", die Elektronen "verspüren" gleichsam keinen wesentlichen Wiederstand
Gestrecktes Si
Strained Si ist dagegen recht simpel. Die verbotene Zone wird reduziert. Da reichen wesentlich geringere Spannungen, damit die Elektronen über die Klinge, sprich über das Gate hüpfen (tunneln) ... Das wollen alle Hersteller.
Da stellt sich lediglich die Frage, ob man dann erhöhten Takt haben will, oder besonders sparsame Schaltung haben will.
Aber zugleich erhöht sich auch die Leckage zum Substrat, da hat Strained Si grundsätzlich Nachteile. Es sei denn, man unternimmt zusätzlich etwas dagegen.
Da aber die Hersteller nicht nur auf eine Sache setzen, ist die ganze Diskussion Pro/Contra SIO oder Strained Si eine Sandkasten-Diskussion.
Jede Fertigung hat diverse andere Schritte High-K/Low-K, Anzahl der Metallisierungsebenen, ... die ebenso Einfluss haben, Sonnenstand, Montagslaune ... wie gesagt, im Schlüsselanhängerartikel ist so einiges eingewoben worden 8)
Reine Wissenschaft, reine Lehre ... Hexenküchenfertigungslatein
Wenn die Hersteller vermitteln, dass sie alles im Griff haben, dann ist ihre (verlogene) Botschaft angekommen. Da ist noch wesentlich mehr drin als reine erklärbare Wissenschaft.
Deswegen hatte intel ja sehr erfolgreich ihre FABs nach der Devise "Copy Exactly" hochgezogen.
AMD scheint da mit der Automated Precision Manufacturing derzeit erfolgreicher zu sein.
Die FAB 36 wird für die folgende Version APM 3.0 geplant.
MFG Bokill
Du bist leider dem üblichen Marketing Blah Blah erlegen.
Dies ist ja auch das Ziel von Siegesmeldungen zu den Herstellermethoden.
Erst Recht wenn es auf Computerblöd vermeldet wird. Ich glaube kaum, dass die "Annalystenjüngelchen" in ihren verpupsten Banksesselchen jemals in einem Labor standen ... mit den Tücken des Experiments gepeinigt ...
Es sind zwar auch tiefschürfende Erklärungen da, aber dann muss man wirklich tiefer graben. Da ist Heise lediglich nur ein Anfang, aber ein guter.
SIO wirkt auf zweierlei Arten:
Direkt
1: Zum einem verhindert es Teilweise Leckstrome, aber Leckstrom ist nicht gleich Leckstrom.
a. Zum einen ist das Gate betroffen, da hilft SOI nicht, da vagabundieren um so mehr Elektronen, je enger der Spalt ist. Das sind die erwünschten Tunneleffekte, die Transistoren ja erst möglich machen (von der Salami zur Olive zum Käse sozusagen).
b. Zum anderen hilft SOI quasi perfekt gegen vagabundierende Elektronen in der Tiefe des Substrats.
Das Si Substrat ist der Pizzaboden für den ganzen Schaltungsaufbau, Die Transistoren, Leiterbahnen ... sind in diesem Zusammenhang dann der Käse, Oliven, Tomaten.
Die verflixten Elektronen scheren sich kaum um die verbotene Zone, wenn sie Tunneln wollen, dann tunneln sie (durch den Pizzaboden
) ... das sind auch die vielbesagten Quanteneffekte. Aber dieses sind die unerwünschten Quanteneffekte.SIO zieht hier Wortwörtlich eine Brandmauer dagegen ein, die verbotene Zone wird quasi in das Unendliche verlängert. Die Zutaten der Pizza sind sozusagen auf einer dicken Plastikfolie gebettet, erst dann folgt der Pizzaboden.
Indirekt
2. Der andere Effekt ist indirekt, vergleichbar dem Einfluss von Materialen zum Isolieren von Kabeln.
Das sind indirekte induktive Effekte. Dieser induktive Effekt sorgt dafür, dass die Elektronen gleichssam durch die Leiterbahnenbereiche "flutschen", die Elektronen "verspüren" gleichsam keinen wesentlichen Wiederstand
Gestrecktes Si
Strained Si ist dagegen recht simpel. Die verbotene Zone wird reduziert. Da reichen wesentlich geringere Spannungen, damit die Elektronen über die Klinge, sprich über das Gate hüpfen (tunneln) ... Das wollen alle Hersteller.
Da stellt sich lediglich die Frage, ob man dann erhöhten Takt haben will, oder besonders sparsame Schaltung haben will.
Aber zugleich erhöht sich auch die Leckage zum Substrat, da hat Strained Si grundsätzlich Nachteile. Es sei denn, man unternimmt zusätzlich etwas dagegen.
Da aber die Hersteller nicht nur auf eine Sache setzen, ist die ganze Diskussion Pro/Contra SIO oder Strained Si eine Sandkasten-Diskussion.
Jede Fertigung hat diverse andere Schritte High-K/Low-K, Anzahl der Metallisierungsebenen, ... die ebenso Einfluss haben, Sonnenstand, Montagslaune ... wie gesagt, im Schlüsselanhängerartikel ist so einiges eingewoben worden 8)
Reine Wissenschaft, reine Lehre ... Hexenküchenfertigungslatein
Wenn die Hersteller vermitteln, dass sie alles im Griff haben, dann ist ihre (verlogene) Botschaft angekommen. Da ist noch wesentlich mehr drin als reine erklärbare Wissenschaft.
Deswegen hatte intel ja sehr erfolgreich ihre FABs nach der Devise "Copy Exactly" hochgezogen.
AMD scheint da mit der Automated Precision Manufacturing derzeit erfolgreicher zu sein.
Die FAB 36 wird für die folgende Version APM 3.0 geplant.
MFG Bokill
Zuletzt bearbeitet:
rkinet
Grand Admiral Special
Die 90nm werden deutlich weniger Leistung benötigen.
Aber selbst bei 55 Watt TDP - meine Wunschspekulation - wäre die spezifische Leistungsentwicklung (DIE ist ja kleiner) etwa wie heute bei 89 Watt TDP eines Newcastles.
Der große Dual-Core - wohl 220-240 mm2 (2* 1MB-L2, 2 Cores), hat hier keine Probleme, die Wärme wird ja auf einer großen Fläche frei.
Der kleine Winchester (85 mm2) hingegen würde bei 60,70,... Watt doch thermisch deutlich belastet werden.
Das Problem setzt sich bei 65 nm, 45 nm ff. fort.
Die absolute Wärmefreisetzung der CPUs MUSS also sinken, auch die Vcc sinkt (negatives OC), gleichzeitig kann der Takt durch kleinere Strukturen aber trotz der Einschränkungen sich noch (leicht) erhöhen.
Wie man sieht, sind auch da Multi-Core Design zukünftig von Vorteil.
Man kann rel. langsame Einzel-Cores ohne lokale Überhitzung bauen und die Summe mehrer Cores bleibt dann nach außen eben bei <75-100 Watt.
Und Games, Spracherkennung, Infosuche und Verknüpfung in Datenbeständen - die Power-Applikationen - haben mehr von Multi-Core, als puren GHz.
rkinet
Grand Admiral Special
Strained Silicon
bin mal optimistisch.
Nachdem AMD es jetzt gleich bei 90nm, aber besonders auch für einige 130nm noch in Q3'04 einsetzten will (Sempron mobil !?), scheint man die Probleme ausreichend gelöst zu haben.
Top auch für die Fab36, die ja schon lange für Strained SOI vorgesehen ist.
Jetzt noch die Strukturen verkleinern und Finish an Fertigungsdetails.
Strained Silicon , Leckströme , SOI und Vcc
SOI ermöglicht doch sehr gut, die Vcc bei geringerem Takt zu vermindern. On Notebook oder Standard-Desktop, bei IDLE & Co. sind die Leckströme = verringerter Widerstand per Spannungsverminderung in den Griff zu bekommen.
Bleibt noch das Leckstrom-Verhalten beim Abruf der maximalen Leistung bei max. Vcc, nur hier verbrauch der Chip eh kräftig Leistung durch die reinen Schaltvorgänge (Stromfluß durch Leitung = elektrischer Widerstand).
Wenns nicht abartig hoch wird mit den Leckströmen, kaum ein Problem für die Praxis, oder ?
bin mal optimistisch.
Nachdem AMD es jetzt gleich bei 90nm, aber besonders auch für einige 130nm noch in Q3'04 einsetzten will (Sempron mobil !?), scheint man die Probleme ausreichend gelöst zu haben.
Top auch für die Fab36, die ja schon lange für Strained SOI vorgesehen ist.
Jetzt noch die Strukturen verkleinern und Finish an Fertigungsdetails.
Strained Silicon , Leckströme , SOI und Vcc
SOI ermöglicht doch sehr gut, die Vcc bei geringerem Takt zu vermindern. On Notebook oder Standard-Desktop, bei IDLE & Co. sind die Leckströme = verringerter Widerstand per Spannungsverminderung in den Griff zu bekommen.
Bleibt noch das Leckstrom-Verhalten beim Abruf der maximalen Leistung bei max. Vcc, nur hier verbrauch der Chip eh kräftig Leistung durch die reinen Schaltvorgänge (Stromfluß durch Leitung = elektrischer Widerstand).
Wenns nicht abartig hoch wird mit den Leckströmen, kaum ein Problem für die Praxis, oder ?
Dresdenboy
Redaktion
☆☆☆☆☆☆
Hierführ muß man andere Werte zu Rate ziehen: Ringoszillatorfrequenzen, wire delays, transistor switching speeds usw. Diese Daten werden oft bei prozessbezogenen Veröffentlichungen genannt. Man muss sie nur noch zurechtrücken um bessere Schätzungen machen zu können.
Auf RWT war da kürzlich ein Artikel dazu. (Ich schreibe "kürzlich", weil aller paar Wochen ein neuer Artikel kommt).
@Dresdenboy
Schöner guter alter Link
Hinzu kommt, dass offensichtlich kaum weniger Elektronen pro Schaltvorgang gebraucht werden.
Wir sind noch Eonen weit entfernt von schaltenden Transistoren, die für jeden einzelnen Schaltvorgang nur ein Elektron ( e- ) brauchen.
Die ganzen Stromeinsparergebnisse sind vorwiegend auf die Verringerung der Spannung zurückzuführen.
Die Stromstärke [A] ist sogar teilweise gestiegen [ K6 -> K7 -> K75 usw. ] bzw. ist gleich geblieben.
Dies bedeutet, dass quasi die gleiche Anzahl der Elektronen sich auf immer dünneren Pfaden in der CPU befinden. Da hatte Seemann schon vor längerer Zeit mal darauf hingewiesen.
A = Ampere bezeichnet lediglich eine bestimmte Menge von Elektronen.
SOI mildert, durch die positiven Induktiven Effekte, die weiter eskalierende Schräglage der bisherigen Schalttechnik. Schräglage deswegen, weil paradoxerweise sich die Elektronen gegenseitig behindern (Abstossung durch identische Teilladung), wenn hohe Ströme durch winzige Leiterbahnen fliessen.
MFG Bokill
Schöner guter alter Link
Hinzu kommt, dass offensichtlich kaum weniger Elektronen pro Schaltvorgang gebraucht werden.
Wir sind noch Eonen weit entfernt von schaltenden Transistoren, die für jeden einzelnen Schaltvorgang nur ein Elektron ( e- ) brauchen.
Die ganzen Stromeinsparergebnisse sind vorwiegend auf die Verringerung der Spannung zurückzuführen.
Die Stromstärke [A] ist sogar teilweise gestiegen [ K6 -> K7 -> K75 usw. ] bzw. ist gleich geblieben.
Dies bedeutet, dass quasi die gleiche Anzahl der Elektronen sich auf immer dünneren Pfaden in der CPU befinden. Da hatte Seemann schon vor längerer Zeit mal darauf hingewiesen.
A = Ampere bezeichnet lediglich eine bestimmte Menge von Elektronen.
SOI mildert, durch die positiven Induktiven Effekte, die weiter eskalierende Schräglage der bisherigen Schalttechnik. Schräglage deswegen, weil paradoxerweise sich die Elektronen gegenseitig behindern (Abstossung durch identische Teilladung), wenn hohe Ströme durch winzige Leiterbahnen fliessen.
MFG Bokill
Zuletzt bearbeitet:
so, daß ist doch mal ein link, der meine obige erste frage beantwortet 
http://www.penstarsys.com/editor/tech/cpu/amd/str_sil/index.html
http://www.penstarsys.com/editor/tech/cpu/amd/str_sil/index.html
rkinet
Grand Admiral Special
toller Link !
Auszug:
While it is speculated that AMD will only realize a 10% gain in speed from using strained silicon at this time, further enhancements made at the 90 nm node should allow AMD to ramp the Athlon 64 core to 3.0 GHz within a year, and possibly a maximum of 3.2 GHz on the 90 nm process with the current design.
Strained silicon is a win/win situation for AMD , as it is not overly complex to implement, and the power and heat characteristics of transistors based on strained silicon are significantly better than their standard silicon counterparts.
http://www.penstarsys.com/editor/tech/cpu/amd/str_sil/str_sil_2.htm
Auszug:
While it is speculated that AMD will only realize a 10% gain in speed from using strained silicon at this time, further enhancements made at the 90 nm node should allow AMD to ramp the Athlon 64 core to 3.0 GHz within a year, and possibly a maximum of 3.2 GHz on the 90 nm process with the current design.
Strained silicon is a win/win situation for AMD , as it is not overly complex to implement, and the power and heat characteristics of transistors based on strained silicon are significantly better than their standard silicon counterparts.
http://www.penstarsys.com/editor/tech/cpu/amd/str_sil/str_sil_2.htm
BlackBirdSR
Commodore Special
sorry, scheiss Artikel
Seite 1 ist ohne Verwertbares. Zumindest aber ne nette EInführung.
Der Rest ist unbegründetes AMD glorifizieren.
Ansonsten schmeisse ich einfach mal folgende Frage in den Raum.
AMD nutzt Strained SI nur lokal.
Mit gestrecktem oder Komprimierten Gitter? Ist mit hinsicht auf NMOS und PMOS Transistoren ja nicht egal.
rkinet
Grand Admiral Special
wenn man so sieht ...
AMD & Sony (http://www.heise.de/newsticker/meldung/50314 // 90nm) haben nach Aktenlage konservativ beim Wechsel 130nm > 90nm gearbeitet.
So wie auch bei Samsung u.a. für Speicher vorgesehen.
Und es funktioniert mit 90nm fast schon perfekt, lt. AMD und lt. der gestrafften Produktplanung bis Ende 2005 incl. Dual-Core. 8)
Intel hat 90nm mit Chipneudesign verbunden, IBM gleich seine nagelneue SOI-Variante eingebracht. Jetzt klemmts da bei beiden eben leicht bis mittelmäßig.
Ich halte den Artikel und Aussagen wie 'bis 3,2 GHz' mit Strained-SOI 90nm in der Endstufe der Fab30 für kristallklar realistisch
- da wird nichts glorifiziert, mehr wäre reine Spekulation und eben 'Glorifizierung'.
(Das '3,2 GHz' und '1 MB-L2' so gerade für '5000+' reichen würde ist da nur Zufall.
)Die offizielle Ankündigung von Intel Ende 2003 hingegen, daß man einen 4 GHz Prescott bis Ende 2004 sich als Ziel setzt, war eine halbe Nötigung der eigenen Fertigungsingenieure.
Das Grillhähnchen -E war & ist dazu noch viel zu problematisch.
Der tolle Pentium M hat zuwenig 'GHz & HT inside fürs Marketing .
@Dresdenboy (s.unten) - mal spekuliert:
2,6 / 512k / 4000+
2,8 / 512k / 4200+
3,0 / 512k / 4400+ o. 4500+
3,2 / 512k / 4700+
3,2 / 1 M / 5000+
und FX als Dual-Core mit 2* 1MB oder eher 2* 512k (DIE-Fläche)
{bezieht sich auf FX und 1xx Opterone - AMD hat ja schon ein DIE mit grob 2 MB-L2 gezeigt, was aber vielleicht für die 2xx und 8xx Serie gedacht ist}
Wenn AMD den Cores jeweils wechselseitig einen Zugriff auf den L2 ermöglicht und die Daten dort 'exklusiv', wie bei L1 <> L2 hält, wären größere L2-Caches unsinnig. Im Gegensatz zum trivialen zusammenleimen von zwei K8 min. genauso effektiv, durch den gemeinsamen DRAM-Controller sogar technisch besser und spart gut 65 mm2 DIE-Fläche ein sowie einige Watt an Strom.
Zuletzt bearbeitet:
Dresdenboy
Redaktion
☆☆☆☆☆☆
AMD wird sich bei 2005 auf den Markt kommenden CPUs aber nicht auf 1 MB L2 pro Core beschränken... Das sollte für ca. 4-6% mehr Leistung bei single cores reichen, da die Speicherlatenz bis dahin nur langsam sinken wird und der Effekt des doppelten Caches damit wächst.Original geschrieben von rkinet
(Das '3,2 GHz' und '1 MB-L2' so gerade für '5000+' reichen würde ist da nur Zufall.
derDUKE
Grand Admiral Special
Das - denke ich - wird wohl abhängig davon sein, wie stark der Druck ist, den Intel performanceseitig ausüben kann.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Es geht dabei ja nicht nur um die Entscheidung der Notwendigkeit einer noch schnelleren Top-End-CPU, sondern auch um Wirtschaftlichkeit. Wenn beispielsweise die Binsplits ungünstig wären, um genug 2.8 GHz CPUs zu bekommen, wäre die Option eines 44-50% größeren Die's vielleicht interessant, weil man dann schon 2.5 oder 2.6 GHz CPUs mit dem Rating verkaufen kann. Abhängig davon, wie die Binsplit-Kurve gerade aussieht (Flankensteilheit), kann das schon einen Unterschied von mehr als 50% machen. Aber genauer habe ich das noch nicht untersucht, darum nur Spekulation hier.
rkinet
Grand Admiral Special
Poetential AMD:
Mal realistisch betrachtet:
- AMD kann es sich leisten SOI-130nm Chips mit 2,4 GHz als 3400+ / 512k in Stückzahlen zu verkaufen.
Die Varianten für So.939 oder eben mit 1 MB = 3700+ (sogar mobil - Temperaturlimit 90 satt 70 Grad)) kann AMD also mit 'links' fertigen und in die hochpreisigen Märkte bringen. Ebenso den FX53, bald wohl FX55.
- Opterone gehen mit 2,4 Ghz raus, üblicherweise ja 1 Taktstufe unter den Grenzen der Serienfertigung
- 90nm bringt AMD etwa 5-20% an GHz
- Strained ebenfalls etwa 5-20%
Auf Basis von 2,2 GHz heutigem Ausbeutemaximum und 2,6 Ghz als Grenze für Stückzahlen und SOI-130n ergeben sich rechnerisch 2,4 - 3,1 GHz Ausbeutemaximum und 2,9 - 3,7 GHz für die Spitzenselektion, noch in Stückzahlen verfügbar.
Klingt am Taschenrechner doch schon sehr beruhigend.
Der bei 'Red Storm' für Ende 2005 angekündigte Dual-Core mit höchstwahrscheinlich 2* 3 GHz wäre somit ebenfalls realisierbar, u.U. sogar als 'mid voltage' Selektion.
Mal realistisch betrachtet:
- AMD kann es sich leisten SOI-130nm Chips mit 2,4 GHz als 3400+ / 512k in Stückzahlen zu verkaufen.
Die Varianten für So.939 oder eben mit 1 MB = 3700+ (sogar mobil - Temperaturlimit 90 satt 70 Grad)) kann AMD also mit 'links' fertigen und in die hochpreisigen Märkte bringen. Ebenso den FX53, bald wohl FX55.
- Opterone gehen mit 2,4 Ghz raus, üblicherweise ja 1 Taktstufe unter den Grenzen der Serienfertigung
- 90nm bringt AMD etwa 5-20% an GHz
- Strained ebenfalls etwa 5-20%
Auf Basis von 2,2 GHz heutigem Ausbeutemaximum und 2,6 Ghz als Grenze für Stückzahlen und SOI-130n ergeben sich rechnerisch 2,4 - 3,1 GHz Ausbeutemaximum und 2,9 - 3,7 GHz für die Spitzenselektion, noch in Stückzahlen verfügbar.
Klingt am Taschenrechner doch schon sehr beruhigend.
Der bei 'Red Storm' für Ende 2005 angekündigte Dual-Core mit höchstwahrscheinlich 2* 3 GHz wäre somit ebenfalls realisierbar, u.U. sogar als 'mid voltage' Selektion.
derDUKE
Grand Admiral Special
Eben aus Gründen der Wirtschaftlichkeit und auch (ganz wichtig) wegen der begrenzten Kapazitäten (Marktanteile) macht es IMHO für AMD wenig Sinn, die Die-Größe ohne Zwang künstlich aufzublähen - selbst wenn die daraus resultierende CPU einen Speedgrade höher verkauft werden könnte. Aber Du hast schon recht - alles Spekulation.
Dresdenboy
Redaktion
☆☆☆☆☆☆
M.W. wurde für den Red Storm mit Dual-Core-Aufrüstung eine Steigerung der Spitzenleistung angegeben, die auf 2,5 GHz Dual-Cores zurückschließen ließ. 3,x GHz sind eher für die single-core-CPUs wichtig, wo man dann viele CPUs (kleineres Die) mit hoher Leistung bei niedrigeren Kosten herstellen kann.
@derDUKE:
Man wird einen Die nie aufblähen, wenn man nicht muß. Deshalb schrieb ich ja "Wenn beispielsweise die Binsplits ungünstig wären" - d.h. man würde damit weniger Geld verdienen, als wenn man durch den zusätzlichen Cache mehr teurere CPUs verkaufen könnte (ein hohes Rating kann schonmal 30-70% mehr Geld einbringen als das nächstniedrigere - siehe Preistabellen).
Noch ist AMD sehr wahrscheinlich angebotslimitiert, aber nächstes Jahr mit 90nm und fast ausgelaufener K7-Produktion sieht es nicht mehr so eng aus. Deswegen werden wohl auch schon in der Fab CPUs mit mehr L2 getestet.
![mtb][sledgehammer](/data/avatars/m/1/1883.jpg?1596828194){kind=avatar}
mtb][sledgehammer
Grand Admiral Special
Und ich dachte es geht nur mir so, bei manche Leuten bekomme ich das Gefühl sie wissen über die Internas der Fab30 besser bescheid als Hector RuizOriginal geschrieben von BlackBirdSR
sorry, scheiss Artikel
Seite 1 ist ohne Verwertbares. Zumindest aber ne nette EInführung.
Der Rest ist unbegründetes AMD glorifizieren.
![:]](https://www.planet3dnow.de/vbulletin/images/smilies/rolleyes.gif "Augen rollen (sarkastisch) :]")
Crashman
Grand Admiral Special
Ich könnt mir durchaus vorstellen, dass Hector Ruiz von der Fab30 vielleicht gar nicht soviel weiß wie viele annehmen 
MfG
MfG
rkinet
Grand Admiral Special
Original geschrieben von mtb][sledgehammer
Und ich dachte es geht nur mir so, bei manche Leuten bekomme ich das Gefühl sie wissen über die Internas der Fab30 besser bescheid als Hector Ruiz
Wa Herr Ruiz so über die Fab30 weis, kann ich nicht beurteilen.
Nur AMD kocht bei weitem nicht so eine geheimnisvolle Suppe im stillen, wie andere behaupten.
Eine ganze Horde an Technologielieferanten, egal ab Waferproduzenten für SOI/trained SOI, Maskentechnik für 90nm, die ganze Chemie der Fertigung, Reinraum bis hin zu Details von SOI kommen von außerhalb und wurden bereits von diesen oder AMD vor Jahren auf Tagungen u.ä. veröffentlicht.
Daß AMD die letzten Wochen und Monate Feintuning an der neuen 90nm Fertigung betrieben hat ist logisch.
Aber die häufig verbreitete ansicht, hier wird bei laufenden Betrieb Grundlagenforschung betreiben, ist falsch. (Da wird nicht täglich auf gute Ausbeute gehofft - aber natürlich um jedes Prozent mehr 'gekämpft'. Für uns Kunden aber eine belanglose Detailarbeit, für die Kaufleute bei AMD aber ein Top-Thema.)
Es wäre genauso, wenn VW ein neues Auto bringt und die Fachlaien darüber spekulieren würden, ob die Räder halten, die Türen nicht abfallen die Bremsen auch bei Tempo 150 noch sicher arbeiten.
Dies gilt für AMD und alle anderen am Markt.
Was da jetzt in der Fertigung ist, wird wohl seit Jahren im Technikum erprobt mit Schaltungenteilen oder Transitorformen die irgendwann vor 4-8 Jahren erstmals Silicium sahen, werden jetzt in Großserie in zertifizierten (Stichwort Qualitätsmanagement) Prozessen gefertigt.
Als Hector Ruiz seine Mannschaft lobte und vorher den Dual-Core Opteron als 'fertig' vorstellte, war das Ding am Labortisch auch fertig.
Ähnlich wie VW bei einem neuen Auto, geht sowas aber nicht am nächsten Tag in die Fertigung, sondern es müssen noch zig Arbeiten erledigt werden.
Es gibt keinerlei Hinweise, daß AMD gerade ein besonders 'ehrgeiziges' Fertigungsprogramm fährt.
Man hat die Zeit bis zur Fab36 mit sinnvollen Produkten gefüllt, die in Jahren der Arbeit gestaltet wurden. Und hält eher Reserven zurück, falls Intel noch einen joker aus der Tasche zieht.
Was AMD dazu offiziell verkündet hat, sind eben die jetzt fertigen Resultate.
Gearbeitet und gehofft wird bei AMD bzgl. 65nm, 45 nm und K9 sowie Folgeprodukte.
Dazu hat CEO Hector Ruiz auch nichts gesagt - gut in dieser schnellebigen Branche.
Bem: Red Storm
2003 wurde die erste Phase mit ca. 2,5 GHz CPUs definiert, die somit Ende 2004 per Opteron 2,4 GHz realisiert werden können.
Ende 2005 wird die Spitzen-Leistung per CPU-Tausch um das 2,5 fache erhöht werden, also Dual-Core und das 1,25 fache an Takt = Dual-Core mit 2* 3 GHz, sagt mir mein Taschenrechner.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Hmm, dann hätte der Opteron max. 1,6 DP-Flops/Takt? Mein A64 hat mehr.
Nein, im Ernst: 10368 Opterons @2.5Ghz hätte man mit 50 TFlops erwähnt, statt 40. Aber schauen wir doch mal nach, was man bei den Sandia Labs meint:
Auf den Faktor 2,5 kam man sicher durch die erwähnte Ausbau-Stufe auf 100 TFlops.
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