CeBIT 2008: AMD "Montreal" ein nativer Octo-Core?

[mmoses]

Nicht ganz unriskant, aber Nachvollziehbar !
In der derzeitigen Situation bleibt AMD doch eigendlich nur die Flucht nach vorn und die Hoffnung dergestalt aus den architektonischen Vorteilen Profit zu ziehen.....
Hut ab, Ich drück die Daumen...

Mmoe

 

[emulbetsup]

Sorry hatte multipliziert statt zu addieren.
Richtig ist also 1+2+3=6 Verbindungen bei Quad und 1+2+3+4+5+6+7=28 Verbindungen beim Octo.

(n*(n-1))/2 ist die elegantere Lösung

BTT:
Irgendwie scheint AMD den Desktopmarkt auf lange Sicht aufgegeben haben. Zumindest vermitteln sie diesen Eindruck indem sie ihre Architekturen konsequent für Server entwickeln, denn mal ehrlich: Welcher Otto-Normalverbraucher hat Bedarf für mehr als 2 Cores

 

[p4z1f1st]

(n*(n-1))/2 ist die elegantere Lösung

BTT:
Irgendwie scheint AMD den Desktopmarkt auf lange Sicht aufgegeben haben. Zumindest vermitteln sie diesen Eindruck indem sie ihre Architekturen konsequent für Server entwickeln, denn mal ehrlich: Welcher Otto-Normalverbraucher hat Bedarf für mehr als 2 Cores

Was macht bitte Intel?
Habe ich verpasst, wie sie den 10GHz-DualCore angekündigt haben oder wie?

 

[Opteron]

Eigentlich müssten da auch noch mehr Codenamen für die Stars CPUs sein. Denn wenn AMD von Rev.C auf Rev.D umsteigt (von Shanghai Quad auf Montreal Quad) werden auch die Stars CPUs logischerweise betroffen, denn man wird keine CPU-Linie redundant laufen lassen - das macht keinen Sinn. Das würde bedeuten, dass Daneb mit Rev.C anfängt und bei AM3 auf Rev.D umgestellt würde, ohne dass sich der Codename ändert.

Das wäre nicht das erstemal, AMD hat bei nem alten (wars der erste?) Themenabend ausgesagt, dass sie keine Cores sondern Segmente betiteln, da gabs damals Probleme mit dem Newcastle core, dass es einmal mit C0 Revision als teildefekte Clawhammer Dies, und einmal mit CG und "nur" 512kB Cache gab. Deshalb schrieb ich auch .. bei AMD weiß man nie... ich finde die ganzen Namen eh schon seit Jahren für nutzlos, Stepping & Revision, vielleicht noch Cache Größe, und jeder weiß welcher Kern gemeint ist, dabei könnte man sich dann auch noch den CPU Namen (Opteron, Athlon64 ...) sparen.

BTT:
Irgendwie scheint AMD den Desktopmarkt auf lange Sicht aufgegeben haben. Zumindest vermitteln sie diesen Eindruck indem sie ihre Architekturen konsequent für Server entwickeln, denn mal ehrlich: Welcher Otto-Normalverbraucher hat Bedarf für mehr als 2 Cores

Öhmm ... hast Du vielleicht den Turion Ultra vergessen ? Der kommt doch auch bald raus ... der wird sicherlich auch als Sockel AM2+ CPU kommen und dürfte die Desktopkunden bedienen.

ciao

Alex

 

[dev art]

Spätestens seit dem der AthlonX2 draußen ist (und hier hat AMD in der Tat ziemlich gute Frontarbeit geleistet) weiß auch jeder Hersteller was die Uhr geschlagen hat und dass er früher oder später Threads unterstützen muss.

Ich seh das anders.

Es viele Leute, die meinen, der 1. Kern koennte das Programm abarbeiten mit dem man gerade arbeitet und der andere Kern ist fuer das OS, Window manager und Systemdienste gut.

Demzufolge kann man sich einen X2 kaufen, auch wenn das Programm nicht skaliert.

Aber beim X4 werden dann doch nachdenklich und holen sich lieber einen hoeher getakteten X2 nochmal.

Die andere Seite ist, es gibt zwar schon ewig Threads und jede Anwendung instanziert welche. Wenn man sich dann aber die Lastverteilung anschaut, passiert groesstenteils alles sequentiell auf einem Thread, z.b. den GUI-Thread.
Es gibt nur wenige Sachen die gut skalieren wie Datenbanken, ApplicationServer, Suchmaschinen, also Anwendungen wo schon frueher solche Anforderungen da waren. Besonders clientseitig ist derzeit noch viel zu tun.

Gruss
Dev Art

 

[emulbetsup]

Was macht bitte Intel?
Habe ich verpasst, wie sie den 10GHz-DualCore angekündigt haben oder wie?

Intel verhält sich afaik im Moment genau anders herum. Der C2D beispielsweise wurde als Desktop entwickelt und auf den Server portiert - der K10 ist im Prinzip eine Server CPU die unter anderem auch auf dem Desktop vermarktet wird.

Das sieht man auch an den Prioritäten die auf dem Weg zum Quadcore gesetzt wurden. Intel "bastelte" sich schnell einen aus zwei C2Ds und AMD betrieb den größeren, aber in SMP Umgebungen besser skalierenden, Aufwand mit dem nativen Quadcore. Wobei da natürlich zugegebenermaßen auch strategische Überlegungen reingespielt haben (könnten).

Das wäre nicht das erstemal, AMD hat bei nem alten (wars der erste?) Themenabend ausgesagt, dass sie keine Cores sondern Segmente betiteln, da gabs damals Probleme mit dem Newcastle core, dass es einmal mit C0 Revision als teildefekte Clawhammer Dies, und einmal mit CG und "nur" 512kB Cache gab. Deshalb schrieb ich auch .. bei AMD weiß man nie... ich finde die ganzen Namen eh schon seit Jahren für nutzlos, Stepping & Revision, vielleicht noch Cache Größe, und jeder weiß welcher Kern gemeint ist, dabei könnte man sich dann auch noch den CPU Namen (Opteron, Athlon64 ...) sparen.

Öhmm ... hast Du vielleicht den Turion Ultra vergessen ? Der kommt doch auch bald raus ... der wird sicherlich auch als Sockel AM2+ CPU kommen und dürfte die Desktopkunden bedienen.

ciao

Alex

Stimmt, den hatte ich ganz vergessen - Bei entsprechender Portierung auf den Desktop sicherlich sinnvoller als ein nativer Octacore...

 

[rkinet]

In der derzeitigen Situation bleibt AMD doch eigendlich nur die Flucht nach vorn und die Hoffnung dergestalt aus den architektonischen Vorteilen Profit zu ziehen.....
Hut ab, Ich drück die Daumen...

http://www.computerbase.de/news/wir...md/2008/maerz/amd_opteron_ibm_power_7_sockel/

Lt. Gerüchten ist auch IBM am Socket G3 für den Montreal interessiert.
Nachdem IBM recht große Designs bisher verwendet wäre dann auch beim Montreal viel Platz vorhanden.
Da wäre sogar eine Separation der Cores und L3 auf extra DIEs technisch möglich.

 

[Ragas]

Vielleicht ein teildefekter Octacore?

Und warum schaltet man dann nur 4 Kerne ab? man könnte ja auch 2 abschalten und hätte nen 6-core oder beliebige andfere Kombinationen.
Zudem stand bei den Dualcores damals auch nur Dualcore und nicht Dual/Single und bei den Quads steht auch nur Quad obwohl bestimmt auch Tri und Dual möglich wären.

 

[p4z1f1st]

Und warum schaltet man dann nur 4 Kerne ab? man könnte ja auch 2 abschalten und hätte nen 6-core oder beliebige andfere Kombinationen.
Zudem stand bei den Dualcores damals auch nur Dualcore und nicht Dual/Single und bei den Quads steht auch nur Quad obwohl bestimmt auch Tri und Dual möglich wären.

Du hast dir damit selber deine Frage beantwortet...der K10 ist auch nicht als "Quad/Tri/Dual" angegeben worden...es wurden alle Cores in der Roadmap schön getrennt dargestellt, obwohl sie alle ein Barcelona sind...

Und wieso kein HexaCore angegeben wird, musst du AMD selber fragen...weil, WENN der Montreal ein MCM aus 2 Quads ist, dann könnte man ja TROTZDEM den HexaCore herstellen...dann haste einen voll funktionierenden Quad und einen teildefekten

 

[Opteron]

http://www.computerbase.de/news/wir...md/2008/maerz/amd_opteron_ibm_power_7_sockel/

Lt. Gerüchten ist auch IBM am Socket G3 für den Montreal interessiert.
Nachdem IBM recht große Designs bisher verwendet wäre dann auch beim Montreal viel Platz vorhanden.
Da wäre sogar eine Separation der Cores und L3 auf extra DIEs technisch möglich.

Interessant, hab mich letztens erst gefragt, was wohl daraus wurde, weil man nichts mehr gehört hatte. Das Gerücht gabs ja auch für Sun, aber die haben definitiv nen eigenen Sockel.
Jetzt also vielleicht doch IBM... Allerdings hab ich da irgendwie meine Zweifel, dass der dual channel DDR3 Kontroller von G3 genügend Daten ranschaufen kann. Aber naja, wenn das dann doch über die Hypertransportkontroller laufen sollte (G3MX) dann wären wohl genügend vorhanden, um die Cores zu sättigen. Eingebaut wird der IBM HTr Chip wohl in nem Cray Supercomputer: http://www.eetimes.com/news/latest/...d=3ZYLXC1ZK5OPMQSNDLSCKHA?articleID=195800001
Bisher laufen die meisten Cray Supercomputer mit Opterons, wobei nur 1 HTr Bus benützt wird, da Cray seinen eigenen Multiprozessorbus hat.
Naja, warten wirs mal weiter ab, falls hier jemand von CB reinschauen sollte: Danke fürs Fragen !

Edit:
Hab ich gerade in einer alten IBM Präsenation gefunden, man beachte den Zusatz links unten im Eck:

Quelle: http://www.cse.scitech.ac.uk/disco/mew17/talks/Keable_IBM_MEW17.pdf

ciao

Alex

 

[horst_sergio]

Ähem.. es wird noch viel Wasser DER Strom hinunterlaufen?
Ich Tarzan, ihr Internet??

 

[Laffer]

Also liebe Leute,

vielleicht kann mir mal jemand erklären, wie AMD einen Octocore aus zwei Quadcore a la Intel zusammenlöten soll?

AMD kann keine Lösung wie INTEL bauen, AMD musste schon einen NATIVEN QUADCORE bauen, sonst müssen sie ihre CPU Architektur ändern.

Jede CPU hat eine Crossbar über die die Kerne zusammengebunden sind. Jeder Kern hat hierzu ihren Level 1 und Level 2 Cache und (beim QUADCORE) einen gemeinsamen L3 Cache darunter liegt die Crossbar. An die Crossbar dockt auch der Memorycontroller und die HT Links an.

Ein Dual Die hätte demnach:
2 Dual Channel Memorycontroller
6 (oder 8 ) HT Links
2 Crossbars
2 Level 3 Caches (im Falle des Quadcores)

Was ginge also? Auf einer Die legt man den Memorycontroller tot und geht über den vergleichsweise lahmen HT Link?

Ein neuer CPU Socket mit Anbindungen für beide Memory controller, ein Socket 2414 (2 x 1207) sozusagen?

Aber all das widerspricht ja der Spezifikation EINES Shared LEVEL 3 caches.

Der HT / Memorycontroller Vorteil ist hier ein Nachteil, denn ein Dual Die ist von Hause aus gar nicht einfach zu realisieren.

 

[Nero24]

vielleicht kann mir mal jemand erklären, wie AMD einen Octocore aus zwei Quadcore a la Intel zusammenlöten soll?

Wäre relativ easy. Die beiden Kerne werden mittels eines der jeweils drei HT-Links zusammengeschaltet. Der Memory-Controller eines der beiden Kerne wird mit dem Speicherbus verbunden, der des anderen ist tot. Ist unüblich, wurde aber mit einem K8 Opteron System schon mal so gemacht, z.B. beim MSI K8T Master2-FAR7. Da hatte auch nur einer der beiden CPU-Sockel Verbindung zum Speicherbus. Der zweite Sockel war per HT mit dem ersten verbunden und kommunizierte auch mit der Außenwelt über ihn. Bei einem Doppel-Quad wäre das genau diese Bauweise, nur eben On-Package. Dass das in Sachen Performance nicht der Weisheit letzter Schluss wäre, darüber müssen wir denke ich nicht diskutieren

 

[Laffer]

Hi Nero,

ich glaube das ist mehr als der Tod! Ich bezweifle dass sich die 3 Hypertransport Links zu einem aggregierten Link schalten lassen. Dann kommt zusätzlich zum Cache Coherency Traffic noch die Memory Traffic.

Und ob sie es schaffen die externen Signale alle Y zu verzweigen....

Dem MSI Board war ja auch kein Erfolg beschert.
.
EDIT :
.
Dann die Problematik des Powermanagements, da die CPU States ja nach extern gemeldet werden und die Spannung reguliert... Ob das im AMD Design überhaupt funktionieren kann?

 

[Drohne]

Wäre relativ easy. Die beiden Kerne werden mittels eines der jeweils drei HT-Links zusammengeschaltet. Der Memory-Controller eines der beiden Kerne wird mit dem Speicherbus verbunden, der des anderen ist tot. Ist unüblich, wurde aber mit einem K8 Opteron System schon mal so gemacht, z.B. beim MSI K8T Master2-FAR7. Da hatte auch nur einer der beiden CPU-Sockel Verbindung zum Speicherbus. Der zweite Sockel war per HT mit dem ersten verbunden und kommunizierte auch mit der Außenwelt über ihn. Bei einem Doppel-Quad wäre das genau diese Bauweise, nur eben On-Package. Dass das in Sachen Performance nicht der Weisheit letzter Schluss wäre, darüber müssen wir denke ich nicht diskutieren

Die von AMD eingesetzte HT 3.0 Implementation nutzt, sofern sie in den Servern Verwendung finden wird, nicht die theoretisch maximal machbare Taktfrequenz und Busbreite. Wenn man diese aber "on-Die" realisieren würde, wäre die Speicherbandbreite ganz gewiß kein Streitpunkt. AMD hat aber schon einmal aus Kostengründen eine Maske eingespart, weshalb das Kostenargument eher gegen eine Zwei-Die-Lösung spricht - sie wäre genauso vielleicht genauso teuer wie eine native Lösung?

 

[DerJupp]

Sicher ist eine solche Maske genauso teuer wie eine für nativ-octo.
Aber was wenn die Anschlüsse bei der 45nm maske bereits realisiert sind? Und beim Quad einfach nur das Die an dieser stelle abgesägt wird? Wenn man nen Octo haben will wird einfach Quasi ein "Doppel" Die ausgesägt?

Das wäre eine sehr Günstige Maske die sich für Quad und Octo nutzen lassen würde!

Ausserdem wäre das Risiko absolut minimal gegenüber einem neuen nativen Octo der ja erst designt werden muß und dann auch ev. neue bugs enthält!

 

[Drohne]

Sicher ist eine solche Maske genauso teuer wie eine für nativ-octo.
Aber was wenn die Anschlüsse bei der 45nm maske bereits realisiert sind? Und beim Quad einfach nur das Die an dieser stelle abgesägt wird? Wenn man nen Octo haben will wird einfach Quasi ein "Doppel" Die ausgesägt?

Das wäre eine sehr Günstige Maske die sich für Quad und Octo nutzen lassen würde!

Ausserdem wäre das Risiko absolut minimal gegenüber einem neuen nativen Octo der ja erst designt werden muß und dann auch ev. neue bugs enthält!

Was den HT betrifft: der Barcelona war a priori für 4 HT-Links geplant, was wir beim "Shanghai" sehen, ist also nichts Neues, generell ist das beim K10 so vorgesehen, sofern sich dieser Kern in Server-CPUs befindet. Es ist also nicht verwunderlich, daß die Schaltkreise vorhanden sind. Das war vor mehr als einem Jahr übrigens auch eines der Highlights bei der Barcelona-Vorstellung (des Konzeptes). Ich kann die Frage nicht beantworten, ob Sockel F+ oder erst sein Nachfolgesockel in der Lage sein wird, den zusätzlichen Link anzubieten, das wäre ja mit minimal 16 weiteren Kontakten am Prozessorgehäuse sowie Sockel verbunden. Angenommen, an dieser Situation wird sich nichts ändern, dann halte ich es für unwahrscheinlich, daß der auf den REM-Aufnahmen sichtbare zusätzliche HT-LInk für die Kopplung zweier nativer Quadcores zu einem Octa-Core herangezogen wird.

Interessant wäre auch zu erfahren, ob sich AMD nun für ein vierfachskalares Design entscheiden wird, denn mit 8 Kernen dürfte das bisherige 3-fach skalare Design eines Kernes nebst des am Ende seiner möglichen Leistung angelangte Speichercontroller zu einem Engpaß werden. AMDs Recycling der K8/K10 Technik dürfte mit dem Shanghai endgültig das Ende der Fahnenstange erreicht haben, wenn der Nachfolger im Wesentlichen unverändert auf 8 Kerne aufgebläht wird, sehe ich da Probleme - vor allem im Hinblick auf Intels neue Architektur.

Nebenbei gefargt: Warum kann AMD die Hyperthreading Technik patenttechnisch nicht nutzen, mit Intel besteht doch ein Austauschabkommen, oder regelt dies den Gebrauch diverser Patente als Intel-Exklusiv-Patent?

 

[Markus Everson]

Nebenbei gefargt: Warum kann AMD die Hyperthreading Technik patenttechnisch nicht nutzen

Das ist keine Frage sondern eine Behauptung. Kannst Du diese Behauptung belegen?

mit Intel besteht doch ein Austauschabkommen

Ja, nach allem was man weiß scheint es sicher zu sein dass es ein Patentaustauschabkommen mit Intel gibt. Gehst Du davon aus dass in diesem Abkommen steht das beide Vertragspartner sich jeweils das vollständige Nutzungsrecht über alle eigenen Patente zugestehen?

oder regelt dies den Gebrauch diverser Patente als Intel-Exklusiv-Patent?

Sollte ich wissen was Du unter einem Intel-Exlusiv-Patent verstehst?