Intel Nehalem

[Antarctica]

Und ich bleibe dabei dass ich vermute dass ihr einfach zu viel Zeit habt.

 

[gast_003]

Das sowieso....sonst wären wa ja nicht in der Spekulationsecke.

 

[HenryWince]

Warum wirkt sich ein shrink nicht, oder nur selten auf die Latenz aus?

Die Latenz einer Schaltung wird durch zwei Parameter stark beeinflusst:

1) Schaltungsstruktur => Logiktiefe: Je mehr Gatter hintereinander hängen desto länger dauert der gesamte Schaltvorgang.

2) Bauelemente => Gatter Delay: Wird von den physikalischen Gegebenheiten (L, Prozeßparameter, etc) bestimmt. Dominierend wirkt die Gate-Kapazität.

Bei einem Shrink ändert sich 1) nicht, sondern nur 2). D.h. die Delay-Verhältnisse zwischen zwei Pipelinestufen bleiben annähernd gleich.

Diese FO4-Einheit hört man selten, wenn sie aber auftaucht, dann wirds komplex.

Na so wild ist das auch nicht. FO4 steht für Fanout of 4: Grob gesagt ist das die Delay Zeit eines Inverters. Damit kann man Prozessneutral Schaltzeiten angeben. Egal ob 180nm oder 32nm Node, bei gleicher Schlatung bleiben die relativen FO4 Zeiten gleich.

Hintergrund:
Die minimale Schaltverzögerung in einem CMOS-Inverter (=einfachstes Logikgatter) erreicht man, wenn die nachgeschaltete Stufe die vierfache Gate-Kapazität des Ausgangs-Inverters besitzt. FO4 ist streng genommen deshalb eigenlich ein Kapazitästmaßstab, wird aber generell wie eine Delayzeit verwendet.

Tiefergehende Hintergründe findest du z.B. hier.

Darüber hinaus gibt es natürlich noch Laufzeiteffekte (Layout => Leitungslänge, Prozess => Leitungs RC)...

Bei 2GHz dauert ein Takt 0.5ns. Nimmt man an, Elektronen reisen mit annähernder Lichtgeschwindigkeit, dann reist ein Elekton während eines Takts maximal 1,4m.

Da hast du dich um eine Größenordnung verrechnet (s = c*t = 299800 km/s * 0.5 ns = 2.998 * 10^10 cm/s * 5 * 10^-10 s = 14.99 cm)

 

[larsbo]

....Da hast du dich um eine Größenordnung verrechnet (s = c*t = 299800 km/s * 0.5 ns = 2.998 * 10^10 cm/s * 5 * 10^-10 s = 14.99 cm)

Genau genommen reisen auch nicht die Elektronen so schnell, die sind erheblichst langsamer........Nur das Feld breitet sich in etwa so schnell aus, d.h. in 0,5ns fangen die Elektronen, die 14,99cm weg sind von den ersten, auch an, zu laufen......

 

[mocad_tom]

@HenryWince - um eine Stelle verrutscht
Sowas passiert wenn man nach einem harten Tag nach einem Weißbier Probleme hat die Tasten des Windows-Taschenrechners zu treffen.

Was ist eigentlich deine Meinung zur Cache-Hierarchie des Nehalem?
Paul de Mone und Alex meinen, das er Shared ist, aber keinen zentralen Port besitzt.

Wenn wirklich der T2 als Vorbild herhalten muss, wird massiv auf Single-Thread-Performance verzichtet und SMT ist wichtiger Bestandteil des Konzepts um die Pipeline-Bubbles ab zu fangen - meiner Meinung nach.

Ich habe mir überlegt - wild spekuliert:
symmetrischer Aufbau des Conroe:

--Core1---Core2--
---------Port---
-------Cache---

Dieser Port hat in Richtung Kerne 2 Ports.
In Richtung Cache ist der Port auch ziemlich breit aufgestellt, kann jeder Cache-Zeile eine Zuordnung zum Core vergeben usw..

Beim Nehalem könnte es so aussehen:

--Core1-
--------Port---
--Cache1--Crossbar
-------------Cache2-Cache3-Cache4


-----Core2-
---------Port---
--Cache2--Crossbar
-------------Cache1-Cache3-Cache4


---Core3-
---------Port---
--Cache3--Crossbar
-----------Cache1-Cache2-Cache4

...............

Das Praktische - jeder Core hat einen Cache, den er besonders schnell erreichen kann und 3 Cachebänke, die etwas langsamer zu erreichen sind.

Grüße,
Tom

 

[HenryWince]

@HenryWince - um eine Stelle verrutscht
Sowas passiert wenn man nach einem harten Tag nach einem Weißbier Probleme hat die Tasten des Windows-Taschenrechners zu treffen.

Die Korrektur war nicht bös gemeint, jeder macht hin und wieder Fehler.

Was ist eigentlich deine Meinung zur Cache-Hierarchie des Nehalem?Paul de Mone und Alex meinen, das er Shared ist, aber keinen zentralen Port besitzt.

Ich hatte wenig Zeit um der Diskussion zu folgen, aber beim Spring IDF hat Gelsinger doch verlauten lassen, dass die letzte Stufe shared sei. Das und die angepriesene Skalierbarkeit (1-8 Cores) laufen meiner Meinung darauf hinaus, dass jeder Core dedizierten L1 und L2 (non shared, inclusive) besitzt und die Core<=>Core Kommunikation über einen shared L3 läuft. Ich würde beim L3 auf ein 8-Bank-Design mit Pseudo-Multiporting tippen. D.h. jeder Cache hat seinen eigenen Port, der in der Regel auch gleichzeitig benutzt werden kann. Ausnahme: mehrere Zugriffe auf eine Bank, dann hat man halt etwas Arbitrationsoverhead. Weiterer Vorteil: Die Ports können physikalisch am L3 vorhanden sein, müssen aber nicht genutzt werden. D.h. auch wenn weniger als die Maximalzahl von Cores dran pappt funktioniert die Logik ohne weitere Änderungen.

@larsbro
Klar. Ich wollte nur auf den Rechenfehler hinweisen...

 

[Patmaniac]

http://www.computerbase.de/news/har...7/oktober/8_sockel_64_kerne_128_threads_2009/

Der helle Wahnsinn! So ein Ding möcht ich schon jetzt gern zum crunchen haben...

 

[rkinet]

http://www.computerbase.de/news/har...7/oktober/8_sockel_64_kerne_128_threads_2009/

Interessant der Ansatz bei int. GPU:
- 2 CPU-Cores
- 1 GPU-Core
- int. DRAM-Controller

Bei ca. 100mm2 für 2 Cores in 45nm und ca. 3-6MB L2 könnte der Core mit int. GPU auf ca. 130-150mm2 kommen was weniger DIE-Fläche als die heutige Kombination aus CPU-DIE und Northbridge bedeutet.

Der Dual-Core mit GPU dürfte dann auch das Gegenstück zu AMD's Fusion sein, also auch MainstreamSegment. Typ. Office & Internet-Lösungen, mehr nicht.

 

[tomturbo]

Gibts eigentlich irgendetwas das Intel auch selbst erfindet?

Oder bauen die alles nur nach oder kaufen es sich ein?



lg
__tom

 

[SPINA]

Oder bauen die alles nur nach oder kaufen es sich ein?

Was spricht denn aus unserer Sicht dagegen? Wir als Kunden erhalten dann bessere Produkte.

 

[tomturbo]

Was spricht denn aus unserer Sicht dagegen? Wir als Kunden erhalten dann bessere Produkte.

Das eine Firma mit viel Aufwand etwas als Innovation verkaufen möchte, welches keine ist.
Und andere Firmen darunter leiden müssen,
die aufgrund ihrer finanziellen Lage gar nicht in der Lage sind dagegen zu halten.

Nicht alles ist gut weil es rein kommerziell interessant ist.

lg
__tom

 

[Desertdelphin]

wer sagt das amd das ganze frueher "erfunden" hatte?!? Bzw. warum sollte INTEL nicht schon laengst die Zeichnungen in der Schublade haben?

 

[tomturbo]

wer sagt das amd das ganze frueher "erfunden" hatte?!? Bzw. warum sollte INTEL nicht schon laengst die Zeichnungen in der Schublade haben?

1. zB.: Weil Intel nich' mal HT bzw. SMT hin gekriegt hat sondern es erst mit der Aquisition der Engineers aus der ALPHA-Entwicklung zusammengebracht hat.

2. Du meinst jemand anderer hat es aus der Intel-Schublade geklaut und gebaut?

3. Intel bringt nur etwas auf den Markt wenn es durch andere dazu gezwungen wird, Monopolist eben das kennen wir ja

...

lg
__tom

 

[Dresdenboy]

Intel entwickelt schon beträchtlich viel selbst. Die sind ja nicht Microsoft

So wie von AMD kommen von Intel jährlich viele Patente, in den letzten Jahren sogar mehr als bei AMD. Diese kann man sich ja mal anschauen, genauso die Patentanträge. Das ist recht interessant. Und auch so gäbe es ja kaum ein Cross Licensing Abkommen, wenn Intel da faul wäre u. die über 1 Mrd. Dollar pro Quartal für Urlaub ausgeben würde..

Aber es gibt eben auch evolutionäre Konzepte (als logischer Schluss) u. viele Konzepte aus Wissenschaft u. Forschung seitens der Universitäten. Da gibt es vieles zumindest in der Theorie schon fertig formuliert teilweise ein Jahrzehnt oder länger vor dem Erscheinen auf dem Markt.

Allerdings ist es Aufgabe des Marketings, alles so zu präsentieren, dass die Kunden den besten Eindruck davon haben. Durch geschicktes Verschweigen u. gezielte Hervorhebung kann man ein hübsches Bild erzeugen wie z.B. mit "erstmalig 1) blabla" und bei 1) steht in 0,5 pt. Schriftgröße, dass es sich auf x86-basierte Desktop-Systeme bezieht.

AMD hat z.B. ja auch nicht die breite SSE-Einheit kopiert, sondern das schon recht früh in den Opteron-Optimization-Manuals angekündigt u. ebenfalls früh ein dazu passendes Patent eingereicht. Genauso hatte Intel schonmal ein Design mit integriertem Speichercontroller in Arbeit. Und Integration mehrerer Kerne mit Grafikeinheiten u. Speichercontroller gibt es schon als SoC-Designs für kleinere Geräte oder spezielle Anwendungen.

 

[Desti]

1. zB.: Weil Intel nich' mal HT bzw. SMT hin gekriegt hat sondern es erst mit der Aquisition der Engineers aus der ALPHA-Entwicklung zusammengebracht hat.

[...]

Puh, zum Glück hat AMD den K6 ganz alleine Entwickelt und im K7 befand sich auch überhaupt keine DEC Technik.

 

[tomturbo]

Puh, zum Glück hat AMD den K6 ganz alleine Entwickelt und im K7 befand sich auch überhaupt keine DEC Technik.

Für ne Lizenz zahlen ist aber schon was ganz anderes als nachbauen

lg
__tom

 

[Dresdenboy]

Für ne Lizenz zahlen ist aber schon was ganz anderes als nachbauen

Hmm.. aber an wen zahlt man, wenn man die entwickelnde Firma eines Designs gekauft hat oder einen Teil eines ehem. Entwicklungsteams übernommen hat? Hier geht es nicht um eine Buslizenz.

 

[tomturbo]

Hmm.. aber an wen zahlt man, wenn man die entwickelnde Firma eines Designs gekauft hat oder einen Teil eines ehem. Entwicklungsteams übernommen hat? Hier geht es nicht um eine Buslizenz.

Welche DEC Technik ausser dem Bus war im K7 dann?

lg
__tom

 

[Patmaniac]

Och Leute, könnt ihr euer AMD vs. Intel-Kiddiegehabe nicht woanders austragen?!

 

[Bobo_Oberon]

http://www.computerbase.de/news/har...7/oktober/8_sockel_64_kerne_128_threads_2009/

Der helle Wahnsinn! So ein Ding möcht ich schon jetzt gern zum crunchen haben...

Hmm was ist an einem Octacore so besonderes, der zweifaches SMT beherrscht?

Hatten Andere wie Sun, RMI ... nicht schon seit 2004/2005 vergleichbare CPUs?

Sun will 2008 mit dem Rock herauskommen, der möglicherweise eine Weiterentwicklung mit mehreren Sockeln bekommt, ganz im Stil von Victoria Falls.

Der Niagara 2 beherrscht jetzt im Jahr 2007 schon 64 Threads pro CPU-Sockel.

Bemerkenswert ist, dass Intel offenbar den Markt jenseits von 4 Sockeln wieder "neu" entdeckt, was ja auch sinnig ist mit dem neuem Interconnect CSI.

Bobo'(2007)

 

[Patmaniac]

Hatten Andere wie Sun, RMI ... nicht schon seit 2004/2005 vergleichbare CPUs?

Auf x86-Basis?!

 

[tomturbo]

Auf x86-Basis?!

Was unterscheidet die x86 Basis von anderen CPU's, ausser deren Beschränktheit?
Siliziumtransistor bleibt Siliziumtransistor, egal welcher Maschinenbefehl ausgeführt wird.

lg
__tom

 

[Patmaniac]

Na wenn das so ist, kann ich ja ganz einfach mein Taschenrechner auspacken und damit Windows booten.

Mann mann mann, ihr Nerds geht mir mit eurem Gehabe langsam aber sicher ziemlich auf den Sack! Geh mal vor die Tür und schnupper ein bissl frische Luft und nicht immer nur siliziumverseuchte.

 

[Opteron]

Na wenn das so ist, kann ich ja ganz einfach mein Taschenrechner auspacken und damit Windows booten.

Mann mann mann, ihr Nerds geht mir mit eurem Gehabe langsam aber sicher ziemlich auf den Sack! Geh mal vor die Tür und schnupper ein bissl frische Luft und nicht immer nur siliziumverseuchte.

Och Leute, könnt ihr euer AMD vs. Intel-Kiddiegehabe nicht woanders austragen?!

Hmmm .. hat das wirklich beidemale die gleich Person geschrieben

 

[LinuS]

Ehrlichgesagt, sooo besonders fand ich die Nachricht jetzt auch nicht. Das der Nehalem auch als 8 Core Version kommt, war bereits klar, bzw hätte man sich denken können (das dieser nativ ist, ist wohl eher ein Thema womit man sich beschäftigen sollte, da dies nicht mit Intels bisherige MCM Strategie übereinstimmt). SMT war auch schon lang im Gespräch. Dann bleibt als "Neuheit" wohl nur die Auslegung auf bis zu 8 Sockeln... Mir war aber so, als ob die großen Opterons auch bereits mit 8 Sockeln umgehen kann, oder liege ich da jetzt falsch (also für den x86 Sektor wäre dies dann auch nichts Neues)? Wirklich besonders finde ich nur in dem ersten Schaubild welche Bereiche alles mit Quickpath versorgt werden sollen. Wenn dieses Bild authentisch ist, dann sieht es so aus, als ob nur noch im Entry Bereich auf den FSB gesetzt wird.