News AMD Corporate Presentation Mai 2022

pipin

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Seit dem September 2019 stellt AMD neben der Investorenpräsentation eine Unternehmenspräsentation (Corporate Presentation) zur Verfügung, die auf die aktuellsten Produkte des Unternehmens eingeht, etwas ausführlicher ist und die aktuellsten Roadmaps enthält. Gegenüber der aktuellsten AMD Investor-Präsentation vom November 2021 gibt es allerdings so kurz vor der CES keine Neuigkeiten. Erwähnt werden nun 3D V-Cache, die kommenden Serverprozessoren auf Basis von Zen 4 bzw. Zen 4c sowie die MI200-GPU-Beschleunigerkarten.

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E555user

Admiral Special
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Das erste mal, dass ich offiziell den ZEN4c sehe und gleich noch mit vollständiger ZEN4 ISA bestätig.
 

pipin

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Das erste mal, dass ich offiziell den ZEN4c sehe und gleich noch mit vollständiger ZEN4 ISA bestätig.

Bist du sicher? Bin mir ziemlich sicher, dass sie das schon mal so gesagt haben.
 

E555user

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pipin

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E555user

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Da seh ich wieder mal wie selektiv man sich manchmal Informationen merkt. Vermutlich habe ich das Video nur durchgeklickt.*lol*
 

TNT

Grand Admiral Special
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Pott
..ist ja auch alles etwas cloudy mit ZEN4c ...

Bin gespannt welche Anwendung und Zuspruch dieses Produkt haben wird.
Wo wird der groesste Vorteil liegen? Verbrauch? Oder wirklich die 32cores mehr als Genova?
Ein Nischenprodukt fuer bestimmte Workloads? Oder sind es einfach die Kosten?

Gruss,
TNT
 

tex_

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33% mehr Kerne und damit Leistung in entsprechenden Anwendungen sollte vermutlich alles sein.

Was mich nur bisher wundert ist der Sprung von 96 auf 128 Kernen. Genoa sollte 12 8-Kern chiplets haben. Wenn bei Zen4c das gleiche IO die verwendet wird und damit Anzahl an chiplets gleich bleibt hätte ein chiplet dort 10,66 Kerne. Da muss irgendeine bisherige Info zu zen 4c oder sogar zum zen4 chiplet noch falsch/unvollständig sein.
*noahnung*
 

E555user

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Es gibt genug Anwendungen, die keinen geteilten L3 Cache benötigen, insbesondere natürlich bei einer Server-Instanz je Core, bei der sich die Nutzdaten entweder im L2 unterbringen lassen, oder bei dem ohnehin auf die Datenbank im Cluster gewartet werden muss wo ein SysRAM-Caching bereits schnell genug ist.
Offensichtlich ist der Cache-Anteil in einem Chiplet mittlerweile so gross, dass man in der Frage mehr Cache oder mehr Cores zwei Varianten auflegen muss. Dadurch wird je Core auch weniger Chipfläche und Energie verbraucht, die in solchen Szenarien relativ nutzlos wären.
Auch V-Cache Ryzen sieht man in Anwendungen oft genug kein Vorteil oder gar Nachteile.

Ich gehe davon aus, dass Genoa mehr Chiplets an einen IO-Die anbindet. Entweder der neue IO-Die bringt die zusätzlichen GMI-Links bereits mit, oder es gibt eine abweichende Variante eines IO-Die.
AMD könnte mittlerweile die nötige Anzahl Mitarbeiter und die finanziellen Mittel haben mehr Varianten gleichzeitig zu entwickeln. Auch die möglichen Stückzahlen bzw. der Umsatz sollte das doch möglich machen. Allerdings wäre natürlich ein 12Core Chiplet bei gleicher Grösse aber weniger L3 eleganter.
 
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