News AMDs Zen 2 Rome kommt mit 64 Kernen im Chiplet-Design

pipin

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Auf der heute in San Francisco abgehaltenen “Next Horizon” Präsentation hat AMD Details zur Zen 2 Architektur enthüllt. Und was bereits in diversen Gerüchten kolportiert wurde, hat sich nun als Tatsache herausgestellt. Neben einigen Detailverbesserungen bauen die zukünftigen Epyc Server-Prozessoren mit dem Codenamen “Rome” auf ein Chiplet-Design, bei dem acht 7nm CPU-Chiplets mit einem 14nm I/O‑DIE verbunden werden.
(…)

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AMD steht mit der Bauweise zu ziehmlich alles offen.

Zen 2 könnte man als Desktopableger mit HBM Speicher Modulen ausstatten um erst mal eine Entwicklungsumgebung zu haben.
Oder eine Wirklich große APU ala TR hochgerechnet mit den jetzt kaufbaren Chips wären das mit 4 Dies 16 CPU Kerne mit fast 100 CUs.
Oder eine Spezielle APU für Großrechner.
 
Semicustomchips sind ja jetzt wirklich wie mit einem Baukasten möglich. Der Kunde kann sich einfach aus seiner Menge Chiplets bedienen und beide sparen ungemein viel Geld. Dass der I/O in 14nm daherkommt dürfte auch kein Beinbruch sein, spart es doch enorm Kosten für die teuren 7-nm-Masken. Ließt sich zumindest sehr überzeugend. Doppelte 256-Bit-Durchsatz dürfte im Serverbereich auch interessant sein, für Desktopanwender vermutlich höchstens bei optimierten Boinc-Apps ^^
 
stimmt... ein I/O Die, kombiniert mit beliebig vielen CPU-Chiplets, einem GPU-Die und abisserl HBM2
 
Fast ein bisschen schade, dass die vielen Möglichkeiten relativ schnell durch ökonomische Erwägungen stark eingekürzt werden. Würde schon gerne mal diverse Frankensteinmonster sehen ;)

Aber man kann schon überlegen, wie es auf AM4 aussehen wird. Wenn sie die CPU-Kerne auf diesen Chiplets haben, werden sie die auch da verbauen wollen. I/O auszulagern in einen Chip mit billigerer Fertigung ist auch sinnvoll, weil da nunmal die Strukturen sind, die man sowieso immer schlechter schrumpfen kann. Und ob man nun 2, 3 oder 4 CPU-Chiplets daneben setzt oder nur eins und dann noch eine kleine Navi-GPU, es dürfte alles sinnvoll machbar sein.

Aber es ist schon eine Abkehr von der Ideologie früherer Tage, wo es immer darum ging, mehr und mehr in ein Die zu integrieren.
 
Zuletzt bearbeitet:
Das wird kein I/O-Chip im Sinne von PCI-Express oder so sein, sondern 100% sicher eine Crossbar zwischen den Chiplets. Ganz einfach weil eine Lösung mit den acht Dies als Cube realisiert wo jeder Chip mit jedem eine Verbindung hat extrem aufwendig wäre. Und der I/O-Chip ist nicht wg. seiner Komplexität so groß, sondern weil er so viele Pins zu den anderen Dies hat.
 
AdoredTV spekuliert, dass man das I/O Die durchschneiden und vierteln könnte, für Ryzen Desktop, halbieren (oder halb deaktivieren) für Ryzen Threadripper.
 
Das halte ich für wenig sinnvoll weil man dann gleich ein I/O Die nehmen könnte das nur 1/4 der Größe hat, denn man müsste so oder so die Kommunikation extern laufen lassen damit es keine nach außen offenen Chip Leiterbahnen (an der Sägestelle) gibt die sich negativ auf die Haltbarkeit auswirken können. Eine Teildeaktivierung für einen Threadripper liegt natürlich nahe denn damit kann man auch gleich die Ausbeute der I/O Chips verbessern.
 
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