Spekulationen zu aktuellen und zukünftigen Prozessen bei GlobalFoundries (<= 32nm)

[deadohiosky]

Ich verstehe auch, warum du das im GF-Prozessthread gepostet hast.8)

 

[Markus Everson]

eetimes gibt einen Überflug über die von Soitec angebotenen Silizium Wafer die eigentlich schon weit mehr als nur "Rohlinge" sind und u.a. nach 2D und 3D Fertigung der Transistoren beim Abnehmer unterschieden werden.

Dem Bericht ist zu entnehmen das IBM bei 14nm 3D-FinFET einsetzen wird. Über die Alliance ist zumindest mit gewisser Wahrscheinlichkeit damit zu rechnen das auch GF wieder an IBMs Vorarbeiten partizipiert.

Genannt werden hier auch Kosten: 500$ für einen FDSOI-Wafer im Gegensatz zu 120$ für Bulk. Verkündet wird, das die Kosten durch Einsparungen in der Weiterverarbeitung überkompensiert werden könnten.

 

[Woerns]

Sofern der 14nm fdSOI Prozess Kunden findet, wovon ich ausgehe, wird er wohl auch bei Globalfoundries angeboten werden. Allerdings ist nicht damit zu rechnen, dass AMD Kunde sein wird, solange AMD keine Low-Power-Produkte im Portfolio hat.
MfG

 

[ONH]

Sofern der 14nm fdSOI Prozess Kunden findet, wovon ich ausgehe, wird er wohl auch bei Globalfoundries angeboten werden. Allerdings ist nicht damit zu rechnen, dass AMD Kunde sein wird, solange AMD keine Low-Power-Produkte im Portfolio hat.
MfG

Naja bis 14nm kommt sollte AMD schon Lpp im Portfolio haben für tablet von daher... Die jetzigen Z-01 sollen ja schon bei unter 5 w angekommen sein. Zudem hat gf ja genug Kunden welche an lpp interessiert sind.

 

[Woerns]

So sehe ich das auch. Momentan wären es die QualComms, TIs, etc., die sich über 14nm fdSOI freuen würden. Aber AMD könnte noch dazu stoßen. Die Abwärme pro Fläche von Ontario/Zacate wäre m.E. für fdSOI noch zu hoch, aber bis 2015/6/7 fließt ja noch viel Wasser den Rhein runter.
MfG

 

[Markus Everson]

Sofern der 14nm fdSOI Prozess Kunden findet, wovon ich ausgehe, wird er wohl auch bei Globalfoundries angeboten werden. Allerdings ist nicht damit zu rechnen, dass AMD Kunde sein wird, solange AMD keine Low-Power-Produkte im Portfolio hat.

fdSOI == LPP?

 

[BavarianRealist]

Naja bis 14nm kommt sollte AMD schon Lpp im Portfolio haben für tablet von daher... Die jetzigen Z-01 sollen ja schon bei unter 5 w angekommen sein. Zudem hat gf ja genug Kunden welche an lpp interessiert sind.

Womöglich konzentriert sich AMD immer mehr auf Lowpower. Bis der 14nm-fd-SOI-Prozess real verfügbar ist, dürften wohl vier oder mehr Jahre ins Land gehen.

Bezüglich Lowpower sollte ja jetzt erst mal Hondo-SoC mit <5Watt in altem 40nm-Prozess zeigen, was AMD da kann. Mit 28nm dürfte das Ding dann mit rund TDP=2Watt laufen und wäre damit wohl eine ordentliche Tablet-X86-Alternative, oder? Dazwischen käme dann noch 20nm und dann irgendwann mal 14nm-fdSOI. Bis dahin sieht die Welt wieder ganz anders aus.

 

[Woerns]

fdSOI == LPP?

Gut dass Du fragst, denn bei genauerem Hinsehen ist es doch komplizierter als ich dachte.

Ein genereller Unterschied SOI vs. bulk besteht darin, wie die lokale Wärme abgeführt wird. Bei bulk ist das unkritisch, denn die Wärme kann einfach durch das Substrat abgeführt werden und verteilt sich. Bei SOI hingegen gibt es nur eine sehr dünne Siliziumschicht, die auf einem Isolator (Buried Oxide = BOX) liegt, dessen thermische Leitfähigkeit ca. zwei Größenordnungen niedriger ist.
Bei pdSOI (AMDs über viele Nodes hinweg genutzter Prozess) war die Schicht mit ca. 90nm noch dick genug, als dass die Wärme sich hinreichend verteilen konnte. Mit fdSOI auf z.B. Soitecs FD-2D Wafern ist man aber zu einer (Silizium-) Schichtdicke von höchstens 30nm übergegangen, wo es die Problematik des sog. "Self-Heating" gibt: die Siliziumschicht kann bei zu hohem Strom lokal thermisch überbeansprucht werden.

Daher sind die Prozesse mit FD-2D @28nm, 22nm, etc. auf Low-Power-Designs beschränkt. Das betrifft z.B. ST-Erricsen, das mit diesen Prozessen arbeiten will.

Betrachtet man jetzt SOI mit finFETs, so stellt sich heraus, dass z.B. Soitecs FD-3D wieder eine dickere Siliziumschicht enthält, zwar nicht ganz so viel wie bei pdSOI aber immerhin wieder ca. 70nm. Ich kann meine Hand dafür nicht ins Feuer legen, bin aber der Meinung, dass die volle Dicke alleine für die Höhe der Finnen der FETs reserviert ist und es auch dünnere Stellen Silizium geben wird, an denen potentiell die Self-Heating-Problematik vorhanden bleibt.

Für FD-3D ziehe ich somit meine vorige Aussage zurück, dass es nur Low-Power-Prozesse geben wird, und stufe sie nur noch als eine wahrscheinliche Vermutung ein.
MfG

 

[dekaisi]

Ha ha ha:
Dauert wohl dann noch etwas länger mit 28nm in Massen.
http://www.heise.de/ct/artikel/Prozessorgefluester-1541949.html

Zudem, wenn ich die erhebliche Warteliste bei Anlagenbestellungen sehe, wird es vor 2014 sowieso nix mit Produktion.

siehe FD-3D hatte GF nicht jüngs ein neues Forschungsprojekt zu 3D-Transistoren veröffentlicht, was auch noch gefördert wird? Finde den Bericht dazu gerade nicht.
"Twin labs"
http://www.eetimes.com/electronics-news/4370941/Abu-Dhabi-Saxony-twin-labs-3-D-IC-project

 

[sciing]

Gut dass Du fragst, denn bei genauerem Hinsehen ist es doch komplizierter als ich dachte.

Ein genereller Unterschied SOI vs. bulk besteht darin, wie die lokale Wärme abgeführt wird. Bei bulk ist das unkritisch, denn die Wärme kann einfach durch das Substrat abgeführt werden und verteilt sich. Bei SOI hingegen gibt es nur eine sehr dünne Siliziumschicht, die auf einem Isolator (Buried Oxide = BOX) liegt, dessen thermische Leitfähigkeit ca. zwei Größenordnungen niedriger ist.

Das BOX liegt ja selber wieder auf 200000-750000nm Silizium und ist nur ca. 100-200nm dick, also nix im Vergleich.

 

[Markus Everson]

siehe FD-3D hatte GF nicht jüngs ein neues Forschungsprojekt zu 3D-Transistoren veröffentlicht, was auch noch gefördert wird? Finde den Bericht dazu gerade nicht.
"Twin labs"
http://www.eetimes.com/electronics-news/4370941/Abu-Dhabi-Saxony-twin-labs-3-D-IC-project

Da gehts um Stacking, also mehrere Dies übereinander in einem Gehäuse, nicht um aber um 3D-Transistoren.

 

[Woerns]

Das BOX liegt ja selber wieder auf 200000-750000nm Silizium und ist nur ca. 100-200nm dick, also nix im Vergleich.

Kannst Deinen Lösungsvorschlag ja mal einreichen und den Ingenieuren erklären, dass "Self-Heating" (kann man übrigens zusammen mit SOI bei Google eintippen) bloß Aberglaube ist.
MfG

 

[isigrim]

@Markus

Gibt´s da neue Informationen. Letztes Jahr hieß es noch DieStacking werde für 28nm wichtig, bisher hört man aber von Glofo nichts mehr davon oder? Für Kaveri wäre das schon eine wichtige Option, um dem spekulierten L4-Cache von Haswell etwas entgegen zu setzen.

 

[gruffi]

Für Kaveri wäre das schon eine wichtige Option, um dem spekulierten L4-Cache von Haswell etwas entgegen zu setzen.

Den gibt's meines Wissens aber nur beim grossen MCM Haswell, der sicherlich recht teuer wird. Ich denke nicht, dass AMD da unbedingt etwas entgegensetzen muss. Ich würde mich erstmal nur auf kompakte und kostengünstige Designs konzentrieren.

 

[Markus Everson]

@Markus

Gibt´s da neue Informationen.

Ich lese zwar auf eetimes regelmäßig mit (deswegen ist mir der Fehler aufgefallen), aber ich habe keine Informationen darüber welche Techniken AMD für ihre 28nm Produkte einzusetzen gedenkt. Es wundert mich allerdings, das 'wir' auf der einen Seite durch die immer kleineren Strukturen die Frage haben was 'wir' mit den dadurch freiwerdenden Transistorkapazitäten überhaupt anfangen sollen und auf der anderen Seite nun gerade bei immer kleineren Strukturen "plötzlich" Die-Stacking notwendig sein soll.

 

[Woerns]

Dem 'wir' schließe ich mich an.
Allerdings stellt sich die Frage nach der Sinnhaftigkeit von Die-Stacking eher im Vergleich gegenüber der Fertigung an einem Stück. In etwa: kann man eine geringere Yieldausbeute nutzen, indem man mehrere kleine DIEs übereinanderlegt, so dass die Kosten für das Stacking geringer ausfallen als die Kosten, die durch ein mutmaßlich geringeres Yield aufgrund des größeren, monolithischen DIEs entstehen?
MfG

 

[Gipsel]

Ein genereller Unterschied SOI vs. bulk besteht darin, wie die lokale Wärme abgeführt wird. Bei bulk ist das unkritisch, denn die Wärme kann einfach durch das Substrat abgeführt werden und verteilt sich. Bei SOI hingegen gibt es nur eine sehr dünne Siliziumschicht, die auf einem Isolator (Buried Oxide = BOX) liegt, dessen thermische Leitfähigkeit ca. zwei Größenordnungen niedriger ist.
Bei pdSOI (AMDs über viele Nodes hinweg genutzter Prozess) war die Schicht mit ca. 90nm noch dick genug, als dass die Wärme sich hinreichend verteilen konnte. Mit fdSOI auf z.B. Soitecs FD-2D Wafern ist man aber zu einer (Silizium-) Schichtdicke von höchstens 30nm übergegangen, wo es die Problematik des sog. "Self-Heating" gibt: die Siliziumschicht kann bei zu hohem Strom lokal thermisch überbeansprucht werden.

Daher sind die Prozesse mit FD-2D @28nm, 22nm, etc. auf Low-Power-Designs beschränkt. Das betrifft z.B. ST-Erricsen, das mit diesen Prozessen arbeiten will.

Ein von SOITec angebotene mögliche Lösung liegt vielleicht in den zwei verschiedene Wafertypen für fdSOI. Die haben einmal welche mit der normalen Dicke des buried Oxides (~140nm), welche wohl wirklich nur für low power Versionen geeignet sind, und dann noch Wafer mit "ultra thin buried oxide", welche diese Dicke der Oxidschicht drastisch verringern (nur noch 10 bis 30 nm). Damit sinkt der selfheating Effekt im gleichen Verhältnis und es wird auch für high performance Prozesse interessanter. Allerdings sind die auch nochmal teurer und werden eigentlich für andere Anwendungen beworben (was aber das verringerte Selfheating nicht beeinträchtigt).

Ein Beispiel: Man erreiche lokal eine Verlustleistung von 1mW/µm² (1000 W/mm², mehr dürfte es kaum werden). Dies verursacht ganz grob (also komplett ohne Berücksichtigung einer Verteilung auf eine größere Fläche) auf einer 30nm Oxidschicht eine Temperaturerhöhung durch die begrenzte Wärmeleitung von ~23°C, auf einer 10nm Oxidschicht nur noch ~8°C. Auf einer "klassischen" 140nm Oxidschicht wären es allerdings über 100°C, also definitiv nicht machbar.

 

[sciing]

Auf einer "klassischen" 140nm Oxidschicht wären es allerdings über 100°C, also definitiv nicht machbar.

Wobei man bedenken muss, dass die Wärme ja nicht nur über das Oxid weg kann. Sondern auch über das Gate und die Soruce-/Drainanschlüsse und -kontakte. Und spätenstens bei 14nm ist es HKMG in der replacement Gatevariante-->Alu guter Wärmeleiter, oder?

Ich war dem Effekt bisher nicht vertraut und er scheint ja auch "nur" bei FDSOI oder Hochvoltanwendungen wirklich eine Rolle zu spielen. So bleibt mir der Eindruck das es 1. kein Problem war, da leicht zu modelieren und in Zukunft aufgrund des replacement gate Arguments auch kein Leistungsbeschränkentes Hinderniss sein wird.

Zum Thema FinFET, der aktive Kanal wird da ja relativ groß (mehr oder weniger die ganze Fine) und nicht nur die schmale Oberfläche unter dem gate, damit dürfte die Stromdichte=Aufheizeffekt geringer sein.

 

[Opteron]

Apropos STM ... habt ihr die Folien vom SOI-Treffen im Feb. gesehen, waren die hier schon mal verlinkt?
Da steht unter dem 20nm FDSOI-Prozess:

Gate-First architecture

http://www.soiconsortium.org/corner...na - 28 & 20nm FDSOI Technology Platforms.pdf

Die trauen sich vielleicht was ...

Ansonsten fällt mir bei der Sache der ominöse 28nm-SHP Prozess bei GF wieder ein. Stand ja für 2012 in der Liste. AMD könnte jetzt langsam tape-out für Ihren Orochi-Nachfolger mit DDR4 haben und da mal Prototypen fertigen lassen, falls es den Prozess noch gibt *G*

Wenn man mit den Verbesserungen des STMs FDSOI etwas fantasiert und den auf GF überträgt kommt man eventuell bei ner guten Leistung ggü. Intels 32nm Prozess raus. Blöd nur, dass dazu überhaupt nichts offiziell ist, dazu noch Gipsels Frage nach der Temperatur. Hoffen wir das sciing recht hat ^^

 

[Woerns]

@Gipsel
Kannst Du Deine Funde verlinken?
Ich finde bei Soitec:
FD-2D mit 10-30nm Silizium und 10-145nm BOx (pdf), wobei es im Zusammenhang mit der "Self-Heating" Problematik m.E. nur auf die Dicke der Siliziumschicht ankommt und nicht die des Isolators. Ich denke, wenn man die BOx Schicht dünner anlegt, um die thermische Leitfähigkeit zu erhöhen, verschlechtert sich in gleichem Maße die elektrische Isolatoreigenschaft, bzw. dann ist es fraglich, ob Du noch den "fully depleted channel" gewährleisten kannst.
Bin zwar Physiker, allerdings deswegen noch lange kein Halbleiterspezialist. Ich habe aus den von mir zusammengegoogelten Infos weitgehende Ablehnung von HP-Prozessen geschlossen. Insofern wäre ich Dir dankbar, wenn Du Dein Beispiel zur weiteren Diskussion verlinken könntest.

Dein Rechenbeispiel habe ich nicht nachvollziehen können.

Nebenbei wird die Problematik wohl eher nicht im Transistor auftreten, bei FD-3D erst recht nicht in der dicken "Finne", sondern in der ganz normalen Leiterbahn, quasi im Draht zwischen den Transistoren, um mal ein analoges Bild einer zusammengelöteten Schaltung als Vergleich heranzuziehen.
MfG
.
EDIT :
.
@Opteron
Leider will ST-Ericcson seine 28nm FD SOI NovaThor Prozessoren im eigenen Werk in Crolles fertigen. Die FAB ist ohnehin nicht ausgelastet. Und für einen HPP hat ST keinen Bedarf. Ich kann mir höchstens vorstellen/wünschen, dass deren fdSOI-Prozessoren so gut ankommen, dass ST auf GloFo ausweichen muss. ST will seine nonSOI NovaThors sowieso auch bei GloFo fertigen lassen. Es wird gemunkelt, dass HTC von ST ein eigenes Design entwickeln lassen will, dann könnte STs FAB in Crolles schnell an seine Kapazitätsgrenzen stoßen. Allerdings erst, wenn das Design fertig ist, und wer weiß, wielange das noch dauert.
MfG

 

[dekaisi]

Es wundert mich allerdings, das 'wir' auf der einen Seite durch die immer kleineren Strukturen die Frage haben was 'wir' mit den dadurch freiwerdenden Transistorkapazitäten überhaupt anfangen sollen und auf der anderen Seite nun gerade bei immer kleineren Strukturen "plötzlich" Die-Stacking notwendig sein soll.

Schaue dir doch mal den APU der Wii "Next Generation" an. Extem viele Transistoren und erst Recht ein vielfaches von Layer, wie z.B. Llano oder Trinity. Kein Wunder, dass somit das Stacking wichtig wird.

Ansonsten fällt mir bei der Sache der ominöse 28nm-SHP Prozess bei GF wieder ein. Stand ja für 2012 in der Liste. AMD könnte jetzt langsam tape-out für Ihren Orochi-Nachfolger mit DDR4 haben und da mal Prototypen fertigen lassen, falls es den Prozess noch gibt *G*

Genau da liegt das Problem was ich die ganze Zeit anspreche. GF hat zwar Prozesse aber AMD dafür keine Aufträge vergeben.
Ich denke daher, dass wir vor Q4 2012 keinen Orochi-Nachfolger sehen werden, es also bei der Orochi-C Version bleiben wird und bis 2013 laufen wird.
Trinitiy konnte man nun zu genüge testen, also bekannt ist. Kaveri schätze ich mit Ergebnissen zu KW 32-35.

 

[Opteron]

@Opteron
Leider will ST-Ericcson seine 28nm FD SOI NovaThor Prozessoren im eigenen Werk in Crolles fertigen. Die FAB ist ohnehin nicht ausgelastet. Und für einen HPP hat ST keinen Bedarf. Ich kann mir höchstens vorstellen/wünschen, dass deren fdSOI-Prozessoren so gut ankommen, dass ST auf GloFo ausweichen muss. ST will seine nonSOI NovaThors sowieso auch bei GloFo fertigen lassen. Es wird gemunkelt, dass HTC von ST ein eigenes Design entwickeln lassen will, dann könnte STs FAB in Crolles schnell an seine Kapazitätsgrenzen stoßen. Allerdings erst, wenn das Design fertig ist, und wer weiß, wielange das noch dauert.

In dem PDF, das ich verlinkt hatte, steht zumindest für 20nm was von nem Partner und Albany. Könnte das GF sein? Naja wohl die oder halt IBM. Fragt sich nur, ob man "mal schnell" auch den 28nm Prozess bei GF übernehmen könnte - falls 28nm-SHP nicht sowieso schon was ähnliches ist.

Genau da liegt das Problem was ich die ganze Zeit anspreche. GF hat zwar Prozesse aber AMD dafür keine Aufträge vergeben.

Naja, was nicht ist, kann ja noch werden. Ursprünglich gabs ja Komodo plus die Teile hier:

Aber daraus wurde nichts, da die CPUs gestrichen wurden. Da wundert es mich nicht, dass es keine Aufträge gibt/gab. In Anbetracht dessen, dass GF auch viel Zeit mit 32nm brauchte, hat sich sicherlich auch 28nm nach hinten geschoben. Das passt jetzt mMn schon, dass sie nicht alles auf einmal wollen. Jetzt sollen sie erstmal 28nm bulk mit Kaveri tunen, dann können sie sich mal an dem eventuell 28nm SHP versuchen. Der Test mit Kaveri sollte langsam anlaufen, wenns bis nächstes Jahr H1 noch was werden soll. Danach können sie verstärkt an 28nm-SHP basteln, das es vielleicht ja schon in den Spezifikationen gibt - immerhin stands ja auf ner offiziellen Roadmap - aber mangels AMD-CPUs noch nicht daran gearbeitet wird.

Kurz: GF sollte AMDs Planverschiebung ebenfalls gelegen gekommen sein. Aufgehoben ist nicht aufgeschoben. 2013 ist sicherlich ein gutes Datum für 28nm Serverchips, der Prozess ist dann (hoffentlich) topp in Schuss, und eigentlich die einzige Alternative, 20nm wär mMn noch zu früh, außerdem hieß es ja, dass AMD eher auf Nummer sicher gehen will.
Edit: Wobei der neue CEO ja ein cleveres Kerlchen ist, dem trau ich alles zu, außerdem geht 20nm in NY schon im Juni in den RAMP-up:

Globalfoundries' new fab in upstate New York is due to start ramping imminently, he said, with 20-nm expected to be introduced in June.

http://cdn.eetimes.com/electronics-...O-says-company-is-back-on-track-?pageNumber=0

Wenn er das schaffen würde - 20nm Server-Dies in 2013 mit DDR4, dann Hut ab. Wäre zwar eben ein ähnliches Risiko wie bei Bulldozer1, aber bisher haben sie ja noch nichts offiziell auf der Roadmap ... da ist die "execution" (noch) nicht gefährdet.
Je nachdem wies mit dem 20nm Ramp im Juni los geht, können sie bei der nächsten Analystenkonferenz flexibel von H1 oder H2/2013 (oder schlimmstenfalls noch später) reden. Das BD-Debakel war eigentlich viel zu optimistisch. Nagelneuer Kern samt nagelneuer Prozess, und dann soll ne B0-Version super Yields haben und der Chip auch noch toll takten. Wer das damals geplant hat, war wirklich ein Fantast - oder unter immensen Druck.

 

[Gipsel]

Wobei man bedenken muss, dass die Wärme ja nicht nur über das Oxid weg kann. Sondern auch über das Gate und die Soruce-/Drainanschlüsse und -kontakte.

Ja klar, die Aufheizung ist stark vereinfacht und sozusagen worst-case, weil alle anderen Ableitungsmöglichkeiten vernachlässigt werden und nur die Wärmeleitung durch das Oxid betrachtet wird. Realistisch ist der Effekt (und auch der Unterschied) kleiner.

@Gipsel
Kannst Du Deine Funde verlinken?
Ich finde bei Soitec:
FD-2D mit 10-30nm Silizium und 10-145nm BOx (pdf), wobei es im Zusammenhang mit der "Self-Heating" Problematik m.E. nur auf die Dicke der Siliziumschicht ankommt und nicht die des Isolators. Ich denke, wenn man die BOx Schicht dünner anlegt, um die thermische Leitfähigkeit zu erhöhen, verschlechtert sich in gleichem Maße die elektrische Isolatoreigenschaft, bzw. dann ist es fraglich, ob Du noch den "fully depleted channel" gewährleisten kannst.

Angeblich kann man mit ultrathin buried Oxide (UTBOx) sogar die Siliziumschicht wieder etwas dicker machen (bzw. muß sie nicht mit kleinerem Prozeß weiter abdünnen), sagt zumindest das SOI-Konsortium:

Note that, for device physics reasons, usage of an ultra-thin box relaxes required silicon thinness at the device level. This avoids going below a 5 nm silicon thickness (in the channel) for future nodes – thereby also avoiding possible technological issues.

Übrigens listet sogar Dein pdf UTBOx als Option (zwar zusammen mit strain, aber das sind ja nur Beispiele). UTBOx (10 bis 30nm) ist eine Option für die Wafer, standardmäßig ist das BOx ~145nm dick (genauer Wert kann vom Kunden innerhalb gewisser Grenzen gewählt werden, genau wie auch bei UTBOx), wie in Deinem Link ja auch angegeben.
In dieser ~2 Jahre alten pdf findet sich der Hinweis (bei der Selfheating-Frage), daß das Problem mit der UTBOx-Option deutlich geringer ist als bei der Standard-BOx-Dicke. Ist ja eigentlich auch klar.

Dein Rechenbeispiel habe ich nicht nachvollziehen können.

Na ist doch ganz einfach:
Die spezifische Wärmeleitfähigkeit L ist definiert als L = P * d / (A * dT), wobei P die (Wärme-)Leistung, d die Dicke der Schicht, A der Querschnittsfläche des betrachteten Wärmeleiters und dT die anliegende Temperaturdifferenz ist.
L kennt man, das sind ~1,3 W/(m*K) für SiO2, d kennt man (die Dicke der Oxidschicht) und für P/A hatte ich einen Wert angegeben (der natürlich zeitlich oder über die Fläche gemittelt nicht erreicht wird, ist eher so etwas wie ein sehr kurzfristiges lokales Maximum, selfheating ist ja ein lokaler Effekt). Den entstehenden Temperaturgradienten an der Oxidschicht auszurechnen, ist damit kein Problem. Mehr habe ich nicht gemacht. Wie gesagt sehr vereinfacht, aber ich denke genug, um den Einfluß zu veranschaulichen.

Nebenbei wird die Problematik wohl eher nicht im Transistor auftreten, bei FD-3D erst recht nicht in der dicken "Finne", sondern in der ganz normalen Leiterbahn, quasi im Draht zwischen den Transistoren, um mal ein analoges Bild einer zusammengelöteten Schaltung als Vergleich heranzuziehen.

Das Problem dürfte da auftreten, wo die größten Ströme bei nur mittelmäßiger Leitfähigkeit fließen: im Channel bzw. direkt darunter. Deswegen sind digitale Schaltkreise auch weniger davon betroffen (ein Transistor ist normalerweise nicht permanent durchgeschaltet) als analoge, wo im Zweifelsfall der Strom dauerhaft fließt und ständig die Maximalleistung abgeführt werden muß und nicht nur für vielleicht ein paar Nanosekunden am Stück.

 

[Markus Everson]

Wenn er das schaffen würde - 20nm Server-Dies in 2013 mit DDR4

Auch durch fortwährende Wiederholung wird durch Fanboys Hoffnung (DDR4) keine AMD Produktplanung.

Oder hat AMD DDR4 schon irgendwo erwähnt?

 

[Woerns]

@Opteron
Ich sehe das so, dass ST-E für 28nm Crolles als Fertigungsstandort angegeben hat, denn die FAB ist kaum ausgelastet (siehe Q&A vom letzten CC), weil ST-E unter dem Auftragsrückgang seiner Hauptkunden Ericcson und Nokia gelitten hat. Jetzt muss ST-E erst einmal wieder auf die Beine kommen und seine FAB auslasten, was m.E. frühestens Mitte/Ende 2013 der Fall sein kann. Wenn ST-Es fdSOI Designs ankommen und der Bedarf daran oder den 20nm Nachfolgern steigt, dann will ST-E natürlich offen sein für mehr Aufträge und gibt daher Albany als Foundry für weitere Kapazitäten an. Gemeint ist m.E. Globalfoundries (technologisch gesehen, geht auch IBM, aber die lagern eher selbst zu GF aus, als dass sie daran interessiert sind, Foundry zu sein). Denkbar wäre vielleicht auch Samsung, das afaik einen ähnlichen Gate-First Prozess anwendet. M.E. wäre der von ST-E angewendete fdSOI Prozess relativ leicht von GF adaptierbar. Allerdings ist das kein HP Prozess, den AMD für APUs oder GPU verwenden könnte.
MfG