Spekulationen zu aktuellen und zukünftigen Prozessen bei GlobalFoundries (<= 32nm)

[Opteron]

Ne TSMC kanns logischerweise nicht sein, da sie den FGate 28nm Prozess eben nicht haben. Den haben nur die Mitglieder im Konsortium / Fab-Club, und da ist TSMC ja nicht dabei. Ergo fallen sie raus.

 

[Opteron]

So nun, 28nm Server-CPUs für 2013 auf der aktualisierten Roadmap:

http://www.planet3dnow.de/vbulletin/showthread.php?t=405850

Mal schauen, obs der ominöse 28nm-SHP Prozess wird *G*

 

[Opteron]

War mir nicht ganz sicher, ob FD-SOI auch wirklich was für AMD wäre, da es eigentlich bisher nur für low-power Produkte eingesetzt wurde, aber da gäbs wohl keine Probleme:

“In addition, FD-SOI can be used for either extreme performance or very low leakage on the same silicon, by biasing dynamically the substrate of the circuit. Finally, FD-SOI can operate at significant performance at low voltage with superior energy efficiency versus bulk CMOS.”

http://www.techdesignforums.com/blog/2012/06/11/fd-soi-st-globalfoundries-deal/

 

[OBrian]

FD-SOI hat AMD doch schon seit Ewigkeiten genutzt, oder irre ich da (http://www.theinquirer.net/inquirer/news/1009666/isonics-amd-confirm-si-28-deal)? FD = fully depleted ist doch dasselbe wie "Si-28", also abgereichertes, isotopenreines Silizium 28, aus dem die Verunreinigungen mit Si-29 und Si-30 (normalerweise 3-4% Anteil jeweils) entfernt wurden. Was dazu führt, daß z.B. die Wärmeleitfähigkeit erhöht wird.

Die Neuerung wäre dann jetzt nur, daß GF das auch anderen Firmen endlich zur Verfügung stellt. Wir meckern zwar immer, daß AMD bzw. GF so weit hinter Intel ist, aber dabei sind sie auch meilenweit vor dem Rest der Chipindustrie.

 

[Opteron]

FD-SOI hat AMD doch schon seit Ewigkeiten genutzt, oder irre ich da (http://www.theinquirer.net/inquirer/news/1009666/isonics-amd-confirm-si-28-deal)? FD = fully depleted ist doch dasselbe wie "Si-28", also abgereichertes, isotopenreines Silizium 28, aus dem die Verunreinigungen mit Si-29 und Si-30 (normalerweise 3-4% Anteil jeweils) entfernt wurden. Was dazu führt, daß z.B. die Wärmeleitfähigkeit erhöht wird.

Da verwechselst Du was, Industriestandard war bisher PD-SOI, hier sind die Unterschiede schön erklärt:
http://www.advancedsubstratenews.com/2008/05/fully-depleted-fd-vs-partially-depleted-pd-soi/

Die Neuerung wäre dann jetzt nur, daß GF das auch anderen Firmen endlich zur Verfügung stellt. Wir meckern zwar immer, daß AMD bzw. GF so weit hinter Intel ist, aber dabei sind sie auch meilenweit vor dem Rest der Chipindustrie.

Ne andersherum, STMicro stellt es GloFo zur Verfügung und bekommen dafür im Austausch Fertigungskapazität bei GF.

Edit:
Hier gibts noch ne aktuellere Meldung, die sich ziemlich euphorisch liest. Wenn das wirklich alles stimmt, dann wäre AMD schön blöd, wenn sie nicht versuchen würden an die Technik ranzukommen:

The 40% power savings on the SRAM (which now typically accounts for over half the chip) – that’s because with FD-SOI you can run it reliably at lower voltages – which of course saves battery life.

http://www.advancedsubstratenews.com/2011/02/soi-consortiums-phenomenal-fd-soiarm-results/
Hier noch ne 3teilige Blog-Serie:
http://www.advancedsubstratenews.co...spart-3-of-3-20nm-fd-soi-comes-out-way-ahead/
Da hängt viel von der Spannung ab, aber naja, selbst im HigpPerf. Mode bringt noch Vorteile so oder so besser und die HE/EE/mobile Teile könnten nochmal extra sparen.

 

[Woerns]

fdSOI für HPC?

Zunächst mal muss man im Auge behalten, WER was schreibt. Das SOI Konsortium um die Firma Soitec herum hat definitiv bessere Praktikanten in der Werbeabteilung als AMD. Die Seite "Advanced Substrate News" kommt z.B. direkt aus der Werbeabteilung von Soitec, auch wenn das auf den ersten Blick nicht offensichtlich erscheint. Dort ist nichts anderes als unverblümte SOI-Euphorie zu erwarten. Über ihre eigenen Seiten hinaus gelingt es dem SOI Konsortium (=Soitec) ihre SOI-Erfolgsmeldungen auf vielen anderen Semi-Seiten wie TechDesignForums zu platzieren. Wer nach SOI googelt, muss aufpassen, nicht in die Falle zu tappen, und unabhängige Berichte finden.

Das obige Zizat "...either extreme performance or very low leakage on the same silicon..." nehme ich nicht für bare Münze und denke, dass es deshalb einen fdSOI HPC Prozess geben wird. fdSOI erreicht seine große Spannweite über einen weiten Spannungsbereich gerade am unteren Ende. Das geschieht, indem man die Spannung viel tiefer als bei bulk absenken kann, ohne den Takt senken zu müssen. Z.B. kann man in einem Design, das für nehmen wir 1.5GHz@1.2V ausgelegt ist, bei 900MHz die Spannung auf 0.6V runterdrehen, wo bulk noch mindestens 0.9V benötigt, um stabil zu laufen.

BTW hieß die Firma mit dem isotopenreinen Silizium Isonics und hatte auch eine gute Werbeabteilung.
MfG

 

[Opteron]

fdSOI für HPC?

Zunächst mal muss man im Auge behalten, WER was schreibt. Das SOI Konsortium um die Firma Soitec herum hat definitiv bessere Praktikanten in der Werbeabteilung als AMD. Die Seite "Advanced Substrate News" kommt z.B. direkt aus der Werbeabteilung von Soitec, auch wenn das auf den ersten Blick nicht offensichtlich erscheint. Dort ist nichts anderes als unverblümte SOI-Euphorie zu erwarten. Über ihre eigenen Seiten hinaus gelingt es dem SOI Konsortium (=Soitec) ihre SOI-Erfolgsmeldungen auf vielen anderen Semi-Seiten wie TechDesignForums zu platzieren. Wer nach SOI googelt, muss aufpassen, nicht in die Falle zu tappen, und unabhängige Berichte finden.

Sowas hab ich mir schon fast gedacht, bei der Euphoriemeldung haben sie schon etwas arg dick aufgetragen.

Das obige Zizat "...either extreme performance or very low leakage on the same silicon..." nehme ich nicht für bare Münze und denke, dass es deshalb einen fdSOI HPC Prozess geben wird. fdSOI erreicht seine große Spannweite über einen weiten Spannungsbereich gerade am unteren Ende. Das geschieht, indem man die Spannung viel tiefer als bei bulk absenken kann, ohne den Takt senken zu müssen. Z.B. kann man in einem Design, das für nehmen wir 1.5GHz@1.2V ausgelegt ist, bei 900MHz die Spannung auf 0.6V runterdrehen, wo bulk noch mindestens 0.9V benötigt, um stabil zu laufen.

Genau den Sachverhalt meinte ich mit:

Da hängt viel von der Spannung ab, aber naja, selbst im HigpPerf. Mode bringt noch Vorteile so oder so besser und die HE/EE/mobile Teile könnten nochmal extra sparen.

------

Also zusammenfassend: Ja, im low-power ist es besonders gut, nur da gibts z.B. die 40% (Oder wies im Text wieder so schön heißt "tremendously"), aber selbst im Normalbetrieb bleibt noch was übrig. Ich sag mal so: ~10% für (fast) umsonst würde sicherlich jeder mitnehmen wollen

The key benefits of FD-SOI vs. planar bulk CMOS at circuit level include :
- At equivalent leakage, clear performance boost through faster operation, with the relative
performance gap growing tremendously in the low Vdd range (specifically, as Vdd gets closer to
VT),
- Or, conversely, ability to reach the same operating frequency specification at significantly
lower Vdd, enabling large power savings,
- Drastically reduced variability, with a positive impact on VDDmin of SRAM arrays, chip-level
leakage, etc.
- Ability to operate full designs at very low Vdd (e.g. down to 0.5-0.6V) – consequence of the
former benefits ,
- Excellent responsiveness to back-bias,
- Enhanced efficiency of other low-power design techniques such as DVFS (Dynamic Voltage
and Frequency Scaling), power switches, etc. by virtue of the above characteristics.

http://www.soiconsortium.org/pdf/fullydepletedsoi/Considerations Bulk to FD - Release 0-1-a.pdf

Diesmal direkt vom SOIConsortium, aber sie verweisen auf ein paar wissenschaftliche Papers und die sind hoffentlich überprüft ^^

 

[Ge0rgy]

Gibts denn ein Statement von IBM zu dem Ganzen?
Wenn ich mich recht einnere war die Forschungs-/FErtigungsallianz mit IBM doch über viele Jahre die Triebfeder für die SOI Prozesse mit denen AMD ihre chips gefertigt haben.
Daher experimentiert IBM doch sicherlich auch mit fd-SOI oder?
War nicht vor einiger Zeit mal am Horizont dass die Siliziumvorräte zur Neige gehen und sie auch da nach Alternativen suchen wollten? - Trotzdem wird extreme-Siliziumtuning betrieben.
Irgendwer wollte doch mal auf Germanium umsteigen oder? - Lol... Germanium-Chips aus Dresden wäre irgendwie ein Kalauer...

 

[Bobo_Oberon]

... War nicht vor einiger Zeit mal am Horizont dass die Siliziumvorräte zur Neige gehen und sie auch da nach Alternativen suchen wollten? ...

Dir ist klar, dass die Erdkruste weitgehend aus Sliziumoxiden besteht? Also daran wirds GANZ SICHER NICHT mangeln!

MFG Bobo(2012)

 

[Opteron]

Gibts denn ein Statement von IBM zu dem Ganzen?
Wenn ich mich recht einnere war die Forschungs-/FErtigungsallianz mit IBM doch über viele Jahre die Triebfeder für die SOI Prozesse mit denen AMD ihre chips gefertigt haben.
Daher experimentiert IBM doch sicherlich auch mit fd-SOI oder?

In den meisten Papers stehen schon Leute von IBM und GF mit dabei, aber die Hauptentwicklung haben anscheinend die Franzosen vorangetrieben.

War nicht vor einiger Zeit mal am Horizont dass die Siliziumvorräte zur Neige gehen und sie auch da nach Alternativen suchen wollten?

Lol ne, Siliziumdioxid (SiO2) gibts wie den Sand am Meer
(für die die den inneren Witz nicht verstehen: Sand ist hauptsächlich SiO2).

Das einzige Problem ist, dass Du ne Riesenmenge an Energie aufwenden musst, um den Sauerstoff vom Silizium zu reduzieren, da die Verbindung sehr, sehr stabil sind.

Ist ähnlich wie bei der Aluminiumgewinnung, da gibts auch Bauxit (Aluminium-Oxid), und um reines Al zu bekommen braucht man auch Unmengen an Energie.

Alle Rohstoffe werden mit der Zeit knapper werden, aber Silizium ... wirds weiterhin wie Sand am Meer geben *G*

 

[OBrian]

Da verwechselst Du was, Industriestandard war bisher PD-SOI

Nee, das könnte ja sein, Dresden war fertigungstechnisch doch meist ein gutes Stück vor dem Industriestandard. Es las sich damals auch wirklich so, als wäre das reines Si-28, aber evtl. ist das im Marketing so rübergekommen und es war doch nur teilweise und nicht vollständig abgereichert.

Irgendwer wollte doch mal auf Germanium umsteigen oder?

Germanium wird ja auch verwendet, zur Dotierung aber nur, d.h. es werden einzelne Silizium-Atome im Gitter durch Ge ersetzt, um daraus einen Halbleiter zu machen.

 

[Opteron]

Nee, das könnte ja sein, Dresden war fertigungstechnisch doch meist ein gutes Stück vor dem Industriestandard. Es las sich damals auch wirklich so, als wäre das reines Si-28, aber evtl. ist das im Marketing so rübergekommen und es war doch nur teilweise und nicht vollständig abgereichert.

Ne glaub ich eher nicht. Der Hauptunterschied bei den beiden Techniken ist, dass die SOI Schicht bei FD-SOI sehr, sehr dünn ist. Da zweifelte man früher sogar an, ob man das überhaupt so dünn gefertigt bekommt.
Eventuell ist der Anreicherungsgrad da nur ein Nebeneffekt. Bei normalem SOI hat man ne dicke Schicht, die man nie 100% rein bekommt, da sie eben so dick ist, und immer ein paar "unreine" Atome herumschwirren, während FD-SOI jetzt so dünn ist, dass es wirklich 100%ig rein ist.

In dem oben verlinkten Text steht ja:

"Silicon under the gate is so thin that it is fully depleted of mobile charges"

Also scheint der Anreicherungsgrad eben ein Effekt der Dünne zu sein. - Oder die Marketingseite erzählt Mist.

 

[OBrian]

Auch in der extrem geringen Schichtdicke sind noch genug Atome, daß mit teilweise abgereichertem Si noch einige Si-29 oder -30 dabei wären (so um die 10 Atomlagen noch bei 5 nm).

Aber hier heißt es ja "fully delepted of mobile charges". Und Isotopen haben ja nur ein paar Neutronen im Kern mehr, aber keine Elektronen. Mobile Ladungen können ja nur Elektronen sein.

Also geht es gar nicht um absolut isotopenreines Si, das wird dann wohl wirklich seit locker zehn Jahren als Standard eingesetzt. Sondern eben um Reinheit im Sinne von Fremdatomen, denn woher sollen sonst mobile Elektronen herkommen, ja doch nur von (unerwünschten) n- oder p-Dotierungen, also anderen Elementen als Si, die ein Elektron mehr oder weniger haben.

Ich weiß jetzt aber auch nicht, ob die Reinheit es ermöglicht, die Schichtdicke zu verringern (erscheint mit eher wahrscheinlich), oder die Verringerung der Schichtdicke die Reinheit ermöglicht (man sagt ja, daß die Bahn des überflüssigen Elektrons über etwa 10^3 Si-Atom verschmiert ist, also genau die 10 Atome in einer Dimension, die die 5nm-Schicht jetzt noch dick ist). Wahrscheinlich müßte ich doch noch ein paar Jahre Physik studieren, um das vollständig zu begreifen^^

 

[Ge0rgy]

In den meisten Papers stehen schon Leute von IBM und GF mit dabei, aber die Hauptentwicklung haben anscheinend die Franzosen vorangetrieben.

Lol ne, Siliziumdioxid (SiO2) gibts wie den Sand am Meer
(für die die den inneren Witz nicht verstehen: Sand ist hauptsächlich SiO2).

Das einzige Problem ist, dass Du ne Riesenmenge an Energie aufwenden musst, um den Sauerstoff vom Silizium zu reduzieren, da die Verbindung sehr, sehr stabil sind.

Ist ähnlich wie bei der Aluminiumgewinnung, da gibts auch Bauxit (Aluminium-Oxid), und um reines Al zu bekommen braucht man auch Unmengen an Energie.

Alle Rohstoffe werden mit der Zeit knapper werden, aber Silizium ... wirds weiterhin wie Sand am Meer geben *G*

Lacht mich aus wenn ihr wollt, aber ich hätte schwören könnten dass es vor garnicht allzulanger zeit hiess, dass die Vorkommen an wirklich reinem Silizium, das sich für halbleiter verwenden lässt, nicht mehr sehr üppig wären. Und womöglich ist gerade das Energieproblem bei SiO2 eben der Punkt.
eigentlich müssten sich Wüstenstaaten dann auch am besten für Halbleiterwerke eignen... - Baut mal irgend einer ne Fab in der Sahara?

 

[Opteron]

Baut mal irgend einer ne Fab in der Sahara?

Ne, aber GF wollte daheim in Abu-Dhabi ne FAB hochziehen. Lassen sie wegen der Wirtschaftskrise jetzt aber lieber auch sein.
Außerdem ist ein dickes Problem bei den FABs: Die brauchen sauberes Wasser ohne Ende, und damit schauts in der Wüste schlecht aus.
Intel leistet sich das Wasserproblem in diversen Fabs in Arizona und Israel, aber ideal ist es auf alle Fälle nicht.

@OBrian:

Elektronen. Mobile Ladungen können ja nur Elektronen sein.

Kann mich noch dunkel an den Physikunterricht erinnern, da hieß es bei Halbleitern, dass auch "Löcher" Ladungen übertragen können.

Ansonsten zum dem dünn <> isotopenrein Problem:
Ja was da jetzt Ursache und Wirkung ist, ist die Frage. Laut dem Zitat, dass ich nannte, eben die Dicke, aber 100%ig verlassen will ich mich darauf auch nicht. Wenns mich interessiert recherchier ich mal noch, aber im Moment ist es mir relativ egal, hauptsache sie können das jetzt in DD und es kommt am Ende wirklich ein Vorteil raus ^^

 

[dekaisi]

Ne, aber GF wollte daheim in Abu-Dhabi ne FAB hochziehen. Lassen sie wegen der Wirtschaftskrise jetzt aber lieber auch sein.
Außerdem ist ein dickes Problem bei den FABs: Die brauchen sauberes Wasser ohne Ende, und damit schauts in der Wüste schlecht aus.

Das Hauptproblem war aber nicht das Wasser, sondern der extrem feine Sand. Derzeit gibt es keine sinnvolle machbare Lösung um dort überhaupt einen Reinraum zum laufen zu bekommen.
Irgendwie war mir auch so, dass Obama seine Rede nicht in Fab8 halten konnte und deswegen seine Rede ausgelagert hatte.
http://www.electroiq.com/articles/s.../departments/news/president-obama-speaks.html

heute gibt es noch einen Artikel in der sächsischen Zeitung.
http://www.sz-online.de/Nachrichten...abrik_laeuft_es_wieder_rund/articleid-3085512

 

[sciing]

Ne glaub ich eher nicht. Der Hauptunterschied bei den beiden Techniken ist, dass die SOI Schicht bei FD-SOI sehr, sehr dünn ist. Da zweifelte man früher sogar an, ob man das überhaupt so dünn gefertigt bekommt.
Eventuell ist der Anreicherungsgrad da nur ein Nebeneffekt. Bei normalem SOI hat man ne dicke Schicht, die man nie 100% rein bekommt, da sie eben so dick ist, und immer ein paar "unreine" Atome herumschwirren, während FD-SOI jetzt so dünn ist, dass es wirklich 100%ig rein ist.

In dem oben verlinkten Text steht ja:
Also scheint der Anreicherungsgrad eben ein Effekt der Dünne zu sein. - Oder die Marketingseite erzählt Mist.

Bitte stop! Hier geht es weder um irgentwelchen Dreck, noch um irgentwelche Dotierungen, weder wird isotopen reines Si verwendet, noch ist Ge als 4-wertiges Element ein Dotant, Silizium ist von sich aus ein Halbleiter, genauso wie Germanium.

Eigentlich sollte hier allen sein klar was p und n leitend (was es mit Löcher und Elektronen so auf sich hat) und warum man, da wie und mit was dotieren (p-->3 wertiges Element, n-->5 wertigesElement) muss, ansonsten empfehle ich erstmal ein ausführliches Wikipediastudium zum Thema Transistor bzw. Halbleiter.

Was heist also fully depleted und warum ist das von der Dicke des Silizium auf dem Isolator bei der Silizium auf Isolator-Technologie abhängig? Unter dem Gate eines CMOSFETs ist eine Verarmungszone analog der Raumladungszone eines p-n Überganges. Macht man das Silizium unter dem Gate so dünn (10-20 nm) wie diese Verarmungszone spricht man von fully depleted. Warum ist das so toll? Warum ist SOI so toll?

Wird am Gate eines nFET Transistors eine positive Spannung angelegt werden negative Ladungträger an das Gate gezogen. Der Bereich unter dem Gate ist bei einem nFET ist p dotiert/leitend, dort sind also in der Mehrheit quasi bewegliche Löcher. Die Source- und Draingebiete sind n dotiert, also sind dort freie Elektronen in der Mehrheit. Beim Übergang npn fliesst erstmal kein Strom (siehe Diode!). Jedoch werden mit der postiven Spannung am Gate Elektronen angezogen. Der Kanal wird invertiert und damit leitfähig. In einem völlig verarmtem Gebiet unter dem Kanal, geht das relativ schnell, da die Verarmungszone nicht vergrößert werden kann, was sonst eine zusätzliche Kapazität bedeuten würde. Auch fällt der sogannente, für SOI typische floating body effect weg.
So ein Transistor öffnet bei geringer Spannung und kann gut kontrolliert werden, d.h. der Transitor schaltet bei 0V sehr gut ab (niedriger Ioff) und schon bei geringer Spannung an (sogenannte subVth slope nähert sich ihrem theoretischen Optimum). Außerdem sind all die Themen wie Dopantfluktuation (Einfluss der Schwellspannung durch statistische Effekte, weil nur noch ganz wenige Dotieratome im Kanal sind), Kurzkanaleffekte (Strompfad unterhalb des Kanals bei sehr kurzen Gatelängen) kein Problem mehr und man kann auf ein paar spezielle implants verzichten (sogenannte Halos-->helfen gegen Kurzkanaleffekte). Das alles führt dazu, das man mit den niedrigsten denkbaren Versorgungspannungen arbeiten kann. BTW: Die Vorteil des FinFET basieren quasi auf dem gleichen Effekt.

Beim pFET ist das ähnlich, wobei der Kanal n leitend ist und Elektronen die Mehrheit bilden, die Source und Draingebiete sind p-leitend. Beim pFET ist die Schwellspannung durch die Workfunktion des Gatematerials (quasi eine interne negative Vorladung) so eingestellt, das bei 0V externer Spannung der Kanal invertiert ist, d.h. Löcher angezogen worden und er den Strom leitet. Wird jetz eine positive Spannung an das Gate eines pFET gelegt werden wieder Elektronen angezogen. Damit verarmt der Kanal und wird nicht leitend.

 

[Opteron]

Ahh cool, immer gut, wenn sich einer auskennt ^^

Das Problem war also die Bedeutung von "depleted", wir hatten das im Sinne von abgereichertem Si (wie bei Uran) benützt, wobei es in dem Fall hier einfach um ein "verarmtes Areal" = Verarmungszone geht.

Sch...öne Homonyme *G*


Extra dickes Dankeschön für die Erklärung

 

[OBrian]

Da war ich aber ganz schön auf dem Holzweg mit meinem gefährlichen Halbwissen^^

Germanium gedanklich aus der 4. Hauptgruppe zu werfen, war aber peinlich, das PSE konnte ich mal besser

sciing, Du mußt einfach öfter was schreiben, bevor wir Stuß verzapfen

 

[sciing]

Da war ich aber ganz schön auf dem Holzweg mit meinem gefährlichen Halbwissen^^

Germanium gedanklich aus der 4. Hauptgruppe zu werfen, war aber peinlich, das PSE konnte ich mal besser

sciing, Du mußt einfach öfter was schreiben, bevor wir Stuß verzapfen

Ich würde ja gerne sehr viel öfter was schreiben...
Ich lese hier gerne, weil hier viel Experten sind, was das Highlevelschaltungsdesign, wovon ich null Plan hab.

BTW: Ich habe den Text nochmal überarbeitet. Im fully depleted vergrößert sich die Verarmungzone ja gerade nicht, so das kein zusätzlicher Kapazitätseffekt auftritt.

 

[Opteron]

@sciing:
Wie würdest Du den Nutzen von FD-SOI im Hochtakt /high-performance Bereich einordnen? Wärs den Aufwand wert? Oder ist das zu schwierig zu sagen?

Im Moment scheint es wohl keine Option zu sein, laut digitimes scheint Papermaster gesagt zu haben, dass sie komplett auf bulk wechseln:

AMD is set to make a major change in its manufacturing process in 2013 and will fully switch from the existing SOI manufacturing processor to 28nm Bulk CMOS process, according to Mark Papermaster, senior vice president and chief technology officer of AMD.

http://www.digitimes.com/news/a20120615PD210.html

Aber so ganz trau ich dem Braten nicht, in der Überschrift schreibt die Journalisten nur:

AMD to adopt 28nm Bulk CMOS manufacturing process for products in 2013

"products" ist was anderes als "all products"

Aber gut ... vielleicht nur Wortklauberei. Die neue Führung ist ja eher Typ schwäbische Hausfrau, execution und billig, kann schon sein, dass sie sich SOI auch für die Server sparen. Die FD-SOI Lizenz kam ja auch erst gerade heriengeflattert.

Wobei das die nächste Frage wäre .. wie schnell könnten sie ein Bulk-Design der neuen Serverchips auf FD-SOI umstricken ... naja wohl zu spät nehm ich an, und falls nicht, kostet es trotzdem zusätzlich und es muss sich rechnen.

 

[Crashtest]

Ich trau dem Ganzen auch nicht

Mobile, Desktop und Server APUs - Bulk naja ok
Chipsätze - Bulk
GPUs - geBulkt werden die doch schon
Server CPUs . Bulk nee, SOI oder FDSOI

AMD ähm GF wird doch nicht die ganzen SOI-Geräte wegwerfen wollen oder?

 

[Woerns]

Im 3dcenter wird der Schluss gezogen, dass nun auch der Bobcat Nachfolger Kabini auf 28nm bulk von Globalfoundries gefertigt wird. Woher die das nehmen, weiß ich nicht. Jedenfalls halte ich es für bloße Spekulation.

@SOI
M.E. gibt es in Dresden keine SOI-spezifischen Geräte. Von der Fertigung her unterscheidet sich das benötigte Toolset nicht wesentlich von bulk, bzw. einen Halfnode-Schritt zu bewältigen, hat mehr Auswirkungen auf die Fertigungslinie. Außerdem wird mit der Aufnahme der 28nm Fertigung der 32nm SOI Prozess nicht automatisch gestoppt.

Wie ich hier schon mehrfach geschrieben habe, kann ich mir den Übergang von bulk zu fdSOI im Performance Prozess nur schwer vorstellen. Wenn allerding Kabini bei GF in einem weniger performancehungrigen Prozess gefertigt wird, dann sehe ich die Möglichkeit, dass AMD ihn von 28nm bulk auf 28nm fdSOI portiert, wie das ST-Micro ja aus nicht ganz uneigennützigen Gründen bewirbt. Dass es technisch möglich ist, heißt aber nicht, dass es auch wirtschaftlich sinnvoll ist. Ich sehe den Zielmarkt von fdSOI eher in kleineren Mobilgeräten als bspw. denen, wo heute Brazos drin ist.
MfG

 

[BavarianRealist]

Meines Erachtens wurde inzwischen oft genug von AMD betont,dass 28nm nur bulk sein wird. Dafür spricht auch, dass GF und TSMC für den 28nm-Node viele verschiedene 28nm-Prozesse anbieten, die jeweils optimiert sind. Davon abgesehen: der 28nm-Prozess hat nun mehr als genug auf sich warten lassen sodass die 20/22nm-Prozesse nicht mehr lange auf sich warten lassen sollen. GF beginnt jetzt erst mit 28nm und 20/22nm soll schon nächstes Jahr in Test gehen. Von daher bezweifle ich sehr, dass AMD noch einen 28nm-SOI-Prozess anfassen wird. Wenn schon, dann wird man sich gleich auch den 20/22nm-Nachfolgeprozess mit fd-SOI konzentrieren.

 

[Woerns]

GF wird sehr wohl 28nm fdSOI anfassen, und zwar als Foundry-Partner von ST-Microelectronics, das zwar eine eigene FAB in Crolles hat, aber zusätzlich GF als Lieferanten auserkoren hat.
MfG