Neuigkeiten zum K10

Crashtest

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Das, was man auf dem Bild sieht und messen kann, ist die äußere VERPACKUNG des eigentlichen DIE - dh DIE + Verpackung = gemessener Wert
 

foenfrisur

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ich könnte mir vorstellen, das es dem ausrechnen der "offiziellen" größe des propus dient.
daher auch das fragezeichen dahinter.
wobei ich dann eher auf 166-167mm² tippen würde. aber das ist auch nicht ausschlaggebend.
wichtig ist der generell vorhandene größenunterschied des propus.

mfg

edit:
@crash
so wirds wohl sein :)

mfg
 

Dr@

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Das, was man auf dem Bild sieht und messen kann, ist die äußere VERPACKUNG des eigentlichen DIE - dh DIE + Verpackung = gemessener Wert

Also doch eine Verpackung? Hääää, jetzt verstehe ich nix mehr!

Sehe ich auf den Bildern den nackten Die oder einen verpackten?

Wenn nackt, was meinst du dann mit Verpackung?


Jetzt bin ich verwirrt!
 

mocad_tom

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Ich finde es ein super Foto.

Ganz knapp auf den Punkt gebracht wie AMDs x86-Zukunft aussieht.
Aus Regor macht man Athlon X2 & Turion X2
Aus Propus macht man Athlon X4 & X3
Aus Agena/Shanghai macht man Phenom X2, X3 & X4 und alle möglichen Opterons.

Ergibt für das Weihnachtsgeschäft einen Super-Produktmix - nur mit den Taktraten müssten sie noch höher, damit es gegen Intels Sockel 1156 richtig spaß macht.

Damit dürften aber die Q4/09 Zahlen sicher einigermaßen gut laufen. Am meisten würde mich freuen wenn der Regor Alias Turion X2 noch richtig sparsam ist.
 

Crashtest

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Also doch eine Verpackung? Hääää, jetzt verstehe ich nix mehr!
Sehe ich auf den Bildern den nackten Die oder einen verpackten?
Wenn nackt, was meinst du dann mit Verpackung?
Jetzt bin ich verwirrt!

der/die/das DIE befindet sich in einer sehr dünnen Hülle (was so glänzt) noch mal zum Schutz / bessere Wärmeverteilung !!!

bei meinem alten Mobile AMD Athlon 64 3200 (Clawhammer) sind kleine Teile der Ecken/Kanten abgebrochen und denoch funktioniert die CPU noch - weil nur ein Teil der Schutzverpackung "defekt" ist...
 

Bobo_Oberon

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Ich finde die Diskussion absurd wie groß ein Prozessor ist. Man möge mir mal einen Chip zeigen, der bis auf die Kante genau, ohne Sicherheitsabstand zu den Schnittkanten auf das Die belichtet worden ist.
 

Crashtest

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stimmt auch;

gut wäre noch ein Vergleich mit einem geöffneten Istanbul (463mm² ).

Nochmal eine kleine Übersicht:
Barcelona / Agena - DR-B1/B2/BA/B3 - 65nm - 293mm²
Shanghai / Deneb - RB-C2 - 45nm - 258mm²
Propus - ??-C2 - 45nm - 171mm²
Regor - DA-C2 - 45nm - 117mm²
Istanbul - HY-D0 - 45nm - 463mm²

kurz - man kann nicht mit BIOS-Spielereien:
- aus einem Propus ein Deneb machen
- aus einem Regor ein Propus oder gar Deneb machen

aber man kann einen Istanbul runter auf einen Shanghai abwerten...
 

Crashtest

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oh .. da hat sich doch ein kleiner Zahlendreher bei mir eingenistet ;)

ps somit sollte ein MagnyC. bei unter 800mm² bleiben (inkl, Lücke zw den Chips)
 

sciing

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warum gibt es da Abweichungen zwischen "Offiziell" und "Gemessen" ?
Jetzt mal irgentwelche Messfehler ausgeschlossen, habe ich folgende Erklärung.
Zwischen denn Dies ist immer ein sogenannter Ritzgraben, Der ist einerseits dazu da, um Platz zu haben, wenn man die Chips auseinander sägt, andererseits befinden sich dort auch noch jede Menge Teststrukturen, wie z.B. Transistoren in allen Breiten und Weiten an denen schon elektrisch gemessen werden kann bevor der Chip fertig ist, z.B. nach der ersten Metallebene. Wenn man die Chips nun zersägt bleibt natürlich ein bisschen vom Ritzgraben übrig. Wenn man die Werte vom 286mm² Chip nimmt, hat man ca. 70mm Umfang um den Chip, 7mm²/70mm macht 100µm Breite. Diesen Wert finde ich etwas hoch, den dann wäre der Ritzgraben bei AMD ca. 250µm breit (50µm Breite des Sägeschnitts). Beim DRAM sind es nur ca. 100 µm (Breite eines Kontakpads). Es kann aber sein das die einen doppelten Kerf (2 Kontaktreihen) haben um mehr Platz für Teststrukturen zu haben, dann würde der Wert ganz gut passen. Ein Prozessor ist schliesslich etwas komplexer, schwerer elektrisch zu Testen als Speicher.
Btw.: Ein extra Package ist um das Die nicht drumherum. Das wird so aufgelötet. Und es macht auch niemand noch eine extra Schicht drauf außer die Paste zum Heatspreader. Da jede Schicht, selbst wenn sie wärmeleitet erstmal isoliert im Gegensatz zum direktem Kontakt.

Gruß S.
 
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Malajo

Fleet Captain Special
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stimmt auch;

gut wäre noch ein Vergleich mit einem geöffneten Istanbul (463mm² ).

Nochmal eine kleine Übersicht:
Barcelona / Agena - DR-B1/B2/BA/B3 - 65nm - 293mm²
Shanghai / Deneb - RB-C2 - 45nm - 258mm²
Propus - ??-C2 - 45nm - 171mm²
Regor - DA-C2 - 45nm - 117mm²
Istanbul - HY-D0 - 45nm - 463mm²

kurz - man kann nicht mit BIOS-Spielereien:
- aus einem Propus ein Deneb machen
- aus einem Regor ein Propus oder gar Deneb machen

aber man kann einen Istanbul runter auf einen Shanghai abwerten...

Propus - BL-C2-45nm.....
.
EDIT :
.

Ich kann auf obigen Bildern keine Strukturen erkennen.

Auch auf das Risiko hin das ich mich jetzt vollständig blamiere, müsste der Chip nicht nackt in etwa so aussehen:
prozessor.jpg

prozesso.jpg

das DIE hat auf dem obersten Layer kleine Zinnkügelchen als Kontakte und keine Anschlüsse für Golddrähte mehr. Das DIE wird gedreht, ins Package gepresst und befestigt. Wenn der Heatspreader ab ist sieht man die Waferunterseite. Deswegen hatten manche Glück, wenn sie ihren Athlon XP etwas ungeschickt mit einem Kühler versehen haben, die Kanten abplatzten und der Prozessor dennoch funktionierte. Weil die Abbrüche noch nicht die Ttransistorebene erreicht hatten.
.
EDIT :
.

a) Man sieht die Rückseite des DIE !

b) AMD hat meines Wissens 9-lagige Verdrahung

Kommt auf das Produkt an, wieviel Metallayer "gebaut" werden. Es gibt keine grundsätzliche Anzahl.
 

Crashtest

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es kommt nunmehr (bald) ein neues Stepping für die Denebs:

schaut man sich die "neue" CPUz Version 1.52.3 Beta an so findet man im Bereich der K10 Steppings:

HY-D0 BL-C2 RB-C0 RB-C2 RB-C3 DR-BA DR-B3 DR-B2 DR-B1 DR-B0 DR-A0 DR-A1 DR-A2

die aktuellen Denebs/Shanghais und "Verwandte" werden bisher im RB-C2 Stepping verkauft, aber warum sollte CPUz ein RB-C3 kennen, wenn nicht AMD so was nachschieben will / muss / soll.

Quelle: notepad.exe -> cpuz.exe in Zeile 850
http://www.computerbase.de/downloads/software/systemueberwachung/cpu-z/?url=30884
 

Opteron

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Crashtest

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da steht nur was von C3 - ob es nun RB-C3, BL-C3 oder DA-C3 ist ?

nunmehr steht fest, dass es nur ein neues Deneb-Stepping wird
 

Crashtest

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CPUz schlecht informiert ? die haben auch gute Quellen und Kontakte, immerhin gabs ja bereits echte M.C. Tests mit 1.52.3 ...
 

Opteron

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Nur weil der XS Type das verraten hat ... direkte Kontakte haben die sonst nicht, die cbid Leute haben da schon immer aktuellere Infos gehabt ... wo auch immer die herkamen.

Aktuell brüsten sie sich, dass sie mit AMD zusammenarbeiten ...
It is developed in connection with Advanced Micro Devices that means the utility always supports the latest AMD products any time!
http://cbid.at.tut.by/

Obs stimmt *noahnung*

ciao

Alex
 

Crashtest

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tomturbo

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Nur sollten sich die "feinen" Jungs von CBID nicht nur brüsten sondern auch in Ihren downloads keine Trojaner verstecken, dann würden sie vielleicht auch ernst genommen *suspect*

lg
__tom
 

Crashtest

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Es sollten sich die Antiviren-Hersteller mal anstrengen, weniger Fehlalarme zu produzieren ...

in CBID/NTSPEC ist kein Trojaner drin - die Programme installieren nur "unbemerkt" den erforderlichen Gerätetreiber für den Hardwarezugriff .. und einige billige/schlechte Antivirenprogramme melden dies (und die Tatsache, dass das Programm intern komprimiert ist) als ein Trojaner ...

Ich selbst habe es bereits ausprobiert - mit einer neunen HDD und einer Vista DVD - > booten ins WindowsPE und von dort aus ntspec gestartet - danach die HDD mit diversen Tools gescant - nix gefunden, im Ram nix gefunden, in der PE-Ramdisk nix gefunden -> FAZIT : FEHLALARM !!!
 

tomturbo

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Ich selbst habe es bereits ausprobiert - mit einer neunen HDD und einer Vista DVD - > booten ins WindowsPE und von dort aus ntspec gestartet - danach die HDD mit diversen Tools gescant - nix gefunden, im Ram nix gefunden, in der PE-Ramdisk nix gefunden -> FAZIT : FEHLALARM !!!
Oder Du hast eines der angegebenen schlechten Antivirenprogramme die nix finden.
FAZIT: FEHLALARM vom FEHLALARM !!!!!!!!!
 

Crashtest

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Ich habs u.a. mit Sophos "geprüft" und Sophos ist sehr gut - sonst würden viele große Firmen es nicht verwenden.

Auch McAfee (VirusScan Enterprise 8.5i - Dat 5742) hat keine Probleme damit.
 

palace

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Hi,

ich hab mal ne Frage an die "Profispekulanten":

Fudzilla redet bezüglich des C3 Steppings von Q2/10...

Dauert das vermutlich wirklich noch so lange?

Es spricht ja das ein oder andere dafür, daß es zumindest lauffähige Samples gibt(?).
Okay, div. Biosse, CPU-Z.

<hoff>
C3 mit 975er zum Weihnachtsgeschäft (offen: 125 o. 140w)
bis Q3/10 würde ich mich über ein 32nm Modell freuen.
Dafür spräche, Erfahrung mit dem 32nm Prozeß zu sammeln, bevor man ein neues Design auf 32nm bringt (siehe 4770).
</hoff>

Ist das Träumerei oder realistisch?
 

Crashtest

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ich rechne bis spätestens 02/2010 (FEBRUAR UND NICHT 2. QUARTAL) mit RB-C3 - aber mehr zu 12/09
 

Dr@

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Ich spekuliere mal über die neuen Features des C3 Steppings anhand des aktuellsten "BIOS and Kernel Developer’s Guide (BKDG) For AMD Family 10h":

Im Abschnitt "1.5.5 Supported Feature Variations" werden die Änderungen bei den Features der Steppings dargestellt. Wenn ich die dortigen Angaben richtig interpretiere ist mit folgendem für das C3 Stepping zu rechnen:

  • Unterstützung für Low voltage DDR3 1.35V support up to 1067 MT/s
  • Northbridge P-states --> Voraussetzung um die Taktfrequenz der NB (2,8 GHz, siehe 2.4.2.4) endlich anzuheben ohne den Idle-Stromverbrauch zu erhöhen?
  • C5/Altvid --> Reduktion des Idle-Stromverbrauchs
  • 3.4 MHz high speed SVI mode <-- Jemand ne Ahnung was das ist und was es bringt? Schnellerer Wechsel zwischen den P-States? Oder einfach nur höhere Bandbreite damit NB P-State Wechsel überhaupt möglich sind?

Allgemein kann man sagen, dass sich wohl einiges in den Details verändert vorallem am Powermanagement (P-States, C-State, HT-Links, ich steige bei den Details aber nicht ganz durch).


2.4.2.2 NB P-states

Up to two NB P-states may be supported, NB P-state 0 and NB P-state 1. At least one enabled NB P-state (NB P-state 0) is specified for all processors. NB P-state 1 is always half the frequency of NB P-state 0 and is specified by MSRC001_00[68:64][NbDid]=1 for any enabled P-state. The COF for NB P-states is specified by F3xD4[NbFid]. The NB VIDs associated with NB P-states 0 and 1 are specified by F4x1F4[NbVid0, NbVid1]. NB P-states are supported in single-node, single-link systems only. Feature support varies by revision. See Table 2. See F3x1F0[NbPstate].

2.4.2.2.1 NB P-state Control

The NB P-state is controlled by hardware and is not exposed through ACPI objects. NB P-states may be dynamically controlled by system software via MSRC001_001F[GfxNbPstateDis].

The Northbridge is placed in NB P-state 0 if any of the following are true:
  • MSRC001_001F[GfxNbPstateDis]=1
  • At least one core is in a P-state which specifies MSRC001_00[68:64][NbDid]=0

The Northbridge is placed in NB P-state 1 if all of the following are true:
  • MSRC001_001F[GfxNbPstateDis]=0
  • All cores are in a P-state which specify MSRC001_00[68:64][NbDid]=1
Changes in either the core P-state or MSRC001_001F[GfxNbPstateDis] will cause the NB P-state to be reevaluated. The current NB P-state is specified by MSRC001_0071[CurNbDid].

2.4.2.5 P-state Transition Behavior

P-state changes normally include a COF change and a VID change. If the P-state number is increasing (to a lower-performance state), then the COF is changed first, followed by the VID change. If the P-state number is decreasing, then the VID is changed first followed by the COF. VID changes may be slammed or ramped; see 2.4.1.8 [Hardware-Initiated Voltage Transitions].

P-state changes that include VID changes may take 100’s of microseconds to complete. Once the processor has initiated a VID change for a domain, it completes it regardless of what commands are received while the Pstate change takes place. If multiple commands are issued that affect the P-state of a domain prior to when the processor initiates the change of the P-state of that domain, then the processor operates on the last one issued.

There is one set of P-state control registers in each core. Each core may independently request to enter a different P-state. When lower-performance P-states are requested, the logic reduces the COF of the core; however, if that core shares its power plane with another core, the VID cannot change until the other core’s P-state is reduced. In addition, the NB P-state follows the P-state specified by the highest-performance core P-state. For example, assume there are two cores, both initially in P0 (along with the NB), and the NB is on a separate power plane:
• If a first command is issued to place core 0 into P2, then:
  • If the cores are on separate supplies, then core 0’s COF and VID are changed to P2.
  • If the cores are on the same supply, then core 0’s COF is placed into P2, but the VID does not change.
  • The NB P-state does not change.
• If a second command is issued placing core 1 into P4, then:
  • If the cores are on separate supplies, then core 1’s COF and VID are changed to P4.
  • If the cores are on the same supply, then core 1’s COF is changed to P4 and then the VID is changed to P2 (the VID of the highest-performance core P-state on that power plane).
  • The NB P-state is changed to the P-state specified by P2 (the highest-performance core P-state).
• If a third command is issued placing core 1 back into P0, then:
  • The NB P-state is changed back to the P-state specified by P0.
  • If the cores are on separate supplies, then core 1’s COF and VID are changed back to P0.
  • If the cores are on the same supply, then the VID is changed to P0 and then CPU1’s COF is changed to P0.

The following rules specify how P-states interact with other system or processor states:

• Once a P-state change starts, the P-state state machine (PSSM) continues through completion unless interrupted by a PWROK deassertion or RESET_L assertion. If multiple P-state changes are requested concurrently, the PSSM may group the associated VID changes separately from the associated COF changes.
• Behavior during RESET_L assertions:
3. If there is no P-state transition activity, then the cores and NB remain in the current P-state.​
  • If a RESET_L assertion interrupts a P-state transition, then the COF remains in it’s current state at the time RESET_L is asserted (either the value of the old or the new P-state) and the VID remains in it’s current state (perhaps at a VID between the old and the new P-states, if the VID was being stepped). BIOS is required to transition to valid COF and VID settings after a warm reset according to the sequence defined in section 2.4.2.14 [BIOS COF and VID Requirements After Warm Reset].
  • If F3xD4[NbFid] has changed, then the new value is applied to the NB PLL on the assertion of RESET_L. It is assumed that BIOS adjusts the NB VID to the appropriate value prior to the warm reset. See 2.4.1.9 [Software-Initiated Voltage Transitions].
• If F3xA0[PviMode]=1, the P-state VID is dictated by MSRC001_00[68:64][NbVid] of the CPU-core in the highest-performance P-state.
• The OS controls the P-state through [The P-State Control Register] MSRC001_0062, independent of P-state limits described in [The Hardware Thermal Control (HTC) Register] F3x64[HtcPstateLimit], [The Software Thermal Control (STC) Register] F3x68[StcPstateLimit], and, for revision D and later revisions, [The SBI Pstate Limit Register] F3xC4. P-state limits interact with OS-directed P-state transitions as follows:
  • Of all the active P-state limits, the one that represents the lowest-performance P-state number, at any given time, is treated as an upper limit on performance.
  • As the limit becomes active or inactive, or if it changes, the P-state for each core is placed in either the last OS-requested P-state or the new limit P-state, whichever is a lower performance P-state number.
  • If the resulting P-state number exceeds [The P-State Current Limit Register] MSRC001_0061[PstateMaxVal], regardless of whether it is a limit or OS-requested, then the PstateMaxVal is used instead.

2.4.2.4 P-state Bandwidth Requirements

  • The frequency relationship of (core COF / NB COF) <= 2 must be maintained for all supported P-state combinations. E.g., a core P0 COF of 2.4 GHz could not be combined with a NB P0 COF of 1.0 GHz; the NB P0 COF would have to be 1.2 GHz or greater; if the NB P0 COF is 1.2 GHz, then the NB P1 COF of 0.6 GHz may only be supported if the corresponding core P-state specify a COF of 1.2 GHz or less.
  • All core P-states are required to be defined such that (NB COF/core COF) <= 32, for all NB/core P-state combinations. E.g., if the NB COF is 4.8 GHz then the core COF must be no less than 150 MHz.
  • All core P-states must be defined such that:
    • CPU COF >= 400Mhz.​
  • NB COF >= 2 * MEMCLK frequency. E.g., for DDR1333 support, NB COF must be 1.4 GHz or higher. (MEMCLK would be 667 MHz).Note if NB P-states are enabled, an NB P-state 0 of 2.8 GHz or higher is required to provide an NB P-state 1 of 1.4 GHz.
  • NB COF >= 600MHz.
  • See 2.7.4 [Link Bandwidth Requirements] for NB COF and link bandwidth requirements.


2.4.3.3 C5

The C5 state is a stop-grant state supported by the processor. C5 is characterized by the following properties:
  • The processor is in the C1E state.
  • All L1 and L2 caches are flushed prior to C1E entry. See 2.4.3.2 [Cache Flush On Halt].
  • The altvid voltage specified by F3xDC[AltVid] is applied. See 2.4.1.5 [Alternative Voltage (Altvid)].

2.4.1.5 Alternative Voltage (Altvid)

In order to save power, a lower alternative voltage (altvid) is applied in the C5 state. Altvid is only supported as part of the C5 state. See 2.4.3.3 [C5]. Altvid is only applied to the cores and is controlled by F3x[84:80][Alt-VidEn], F3xD8[AltVidStart] and F3xDC[AltvidVSSlamTime, SlamTimeMode, AltVid]. Feature support varies by revision. See Table 2.

Altvids are not supported in multi-node, multi-link, or PVI systems.

2.4.1 Processor Power Planes And Voltage Control

Refer to the AMD Family 10h Electrical Data Sheet for power plane definitions.

The voltage level of VDD and VDDNB may be altered in various states to control power consumption. All the other supplies are fixed. Refer to the EDS for power plane sequencing requirements.

The processor includes two interfaces, intended to control external voltage regulators, called the parallel VID (voltage level identifier) interface (PVI) and the serial VID interface (SVI). The PVI is a simple 6-bit VID code provided on 6 pins. The SVI encodes voltage regulator control commands, including the VID code, using SMBus protocol over two pins, SVD and SVC, to generate write commands to external voltage regulators. The processor is the master and the voltage regulator(s) are the slave(s). Both pins are outputs of the master; SVD is driven by the slave as well. SVC is a clock that strobes the data pin, SVD, on the rising edge. The frequency of the SVC is controlled by F3xA0[SviHighFreqSel]. Refer to the AMD Design Guide for Voltage Regulator Controllers Accepting Serial VID Codes for details on SVI protocol. See 1.2 [Reference Documents].

The processor supports:
  • Single-plane platforms in product variations. See Table 2. All the VDD and VDDNB power planes are connected together on the systemboard and controlled as a single power plane through the PVI (F3xA0[Pvi-Mode]=1) interface.
  • Dual-plane platforms in which the VDD and VDDNB planes are isolated on the systemboard and controlled as separate voltages through the SVI or PVI interface.
Es existieren also zwei Interfaces über die die Spannungsregler von der CPU gesteuert werden können. Wenn nur eine power plane vorhanden ist, erfolgt die Steuerung über das PVI (Parallel VID) Interface. Bei Motherboards mit unterschiedlichen voltage planes für NB und Cores kann die Steuerung über das PVI oder das SVI (Serial VID) Interface erfolgen.

2.4.1.10 SVI Protocol

The SVI protocol is specified in the AMD Voltage Regulator Specification, with the following exception:

  • For all revisions except C3, only a 400kHz bus clock is supported. For revision C3, a 400 kHz or 3.4 MHz bus clock is supported. See F3xA0[SviHighFreqSel].

Wird es also bald einen Sockel AM3+ geben, der dann erst alle neuen Features unterstützt?


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  • COF. Current operating frequency of a given clock domain. See 2.4.2 [P-states].
  • C0, C1, C2, and C3. These are ACPI-defined core power states. C0 is operational. C1 is when the core is in halt. C2 and C3 are stop-grant states. See 2.4 [Power Management].
  • C1E. C1 enhanced state. Power-savings mode that is employed when all cores of a CMP processor are in the halt state. See [The Interrupt Pending and CMP-Halt Register] MSRC001_0055.



MfG @
 
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