AMD lizensiert Z-RAM-Technik von ISI

[Patmaniac]

Wie EETimes <a href="http://www.eetimes.de/semi/news/showArticle.jhtml?articleID=177101841" target="b">meldet</a>, hat AMD offenbar großes Interesse an der Z-RAM-Technologie von Innovative Silicon Inc. (ISI), woran auch die französische SOI-Wafer Zulieferfirma Soitec von AMD (wir <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1137509439">berichteten</a>) beteiligt ist. Die Speichertechnologie basiert ebenso auf dem Silicon on Insulator (SOI) Verfahren, und wäre damit verhältnismäßig leicht in die AMD-Prozessorkerne zu integrieren. Der Vorteil von der Z-RAM- (Zero Capacitor RAM) Technik ist, dass die Datendichte erhöht werden kann, da dieser Speichertyp keinen eigenen Kondensator braucht. Im Vergleich zu herkömmlichen DRAM ist die Datendichte doppelt so hoch; der teurere SRAM benötigt sogar sechs Mal so viele Transistoren bzw. fünf Mal soviel Fläche für die gleiche Speichermenge.

AMD könnte die Z-RAM-Technik in Zukunft also nutzen, um die Cache-Größe massiv zu steigern. Momentan hinkt man in dieser Hinsicht Intel-Prozessoren hinterher, was sich aber wieder durch den Performancegewinn des integrierten Speichercontrollers wett macht. Bei den zukünftigen Mehrprozessorsystemen könnte sich mehr Cache nichtsdestotrotz durch einen Leistungsgewinn bemerkbar machen. So könnte AMD im Grunde genommen Technik bedingt den Z-RAM schon für den L2-Cache benutzen. Da aber die Latenzzeiten des momentan verwendeten SRAM (1 ns) gegenüber dem Z-RAM (3 ns) besser ist, wäre dieser Schritt wohl eher unwahrscheinlich. Auch beim L1-Cache dürfte im Grunde genommen nicht am zwar teurem, aber leistungsstarken SRAM gerüttelt werden. Viel wahrscheinlicher wäre die Implementierung der Z-RAM-Technik bei dem zukünftigen shared L3-Cache, wie ihn AMD für 2007 vorgesehen hat (wir <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?id=1132142923">berichteten</a>). Hier könnte man der CPU ohne großen Kostenaufwand mehrere Megabyte L3-Cache auf Z-RAM Basis gönnen.

Wegen ihrer Einfachheit soll die Z-RAM-Technik besser skalieren als die meisten konkurrierenden Technologien, so ISI. "Die dramatische Erhöhung der Speicherdichte, die ISIs Z-RAM-Technik bietet, erlaubt es uns, viel größere Caches auf den Prozessorchips zu implementieren", so äußert sich AMDs Entwicklungschef Craig Sander zu der Z-RAM-Technik. "Das würde gleichzeitig die Performance verbessern und den Stromverbrauch im I/O-Bereich senken." AMD müsse jetzt noch sicherstellen, dass die Technik in der Applikationspraxis halte, was die technischen Daten versprechen, erläutert Sanders weiter. Außerdem müsse man noch sehen, wie gut die Z-RAMs tatsächlich skalierten. Dazu werde AMD zunächst einige Testchips bauen, die im 90-Nanometer- und im 65-Nanometer-Prozess in AMDs Dresdener Fab hergestellt werden sollen.

 

[HenryWince]

Denkbar wäre auch eine Hybrid-Lösung mit SRAM für die Tags und Z-RAM für den Cacheinhalt. Immerhin hat der L2 mindestens eine Latency 3+8 Cycles. Der Großteil dieser Latenz stammt nicht vom eigentlichen Datenzugriff, sondern wird von der Komperatorlogik verursacht...

Auf jeden Fall steckt einges Potential in der Technologie von ISi.

 

[Patmaniac]

Zwei winzige Anmerkungen:


SRAM braucht sechs mal soviele Transistoren, aber ich glaub es sollte eher heissen "SRAM benötigt sogar fünf Mal so viel Fläche für die gleiche Speichermenge."

Danke, ist geändert.

 

[mocad_tom]

Das würde aber eine gewaltige Umorganisation der Cache-Hierarchie bedeuten.

http://www.sandpile.org/impl/k8.htm
Level 1 Data
64 KB, 2-Way, 64 Byte/Line, SI, LRU, Pre-decode and Branch Information, Parity

Level 1 Code
64 KB, 2-Way, 64 Byte/Line, MOESI, LRU, Dual-ported, WB, WA, 8 Banks, ECC

Level 2 Cache
1,024 KB, 16-Way, 64 Byte/Line, Pseudo-LRU, Exclusive, ECC (is used for Parity, Pre decode, and Branch Information if L2 Line holds Code)

Ich weiß nicht wie die Simulationen aussehen.
Ein rücksichtloses Aufbohren des L2 Caches bringt eine Erhöhung der Latenz mit. Evtl. kann man über die flächenmäßige Verkleinerung(wegen des ZRAMs) eine Verdoppelung des Caches bei gleicher Latenz erreichen.

Ein gemeinsamer Cache für zwei Cores wäre aber wirklich wichtig, damit man zukünftig von stark voneinander abhängigen Threads auch profitieren kann.
Der Smartcache bei Intel ist noch nicht zwingend der Weisheit letzter Schluß.

- L1D 64KB in SRAM L1C 64KB in SRAM
- für jeden Core 2MB L2 in ZRAM
- 8MB shared L3 in ZRAM

Evtl lässt sich von einem kleineren L2-Cache(1MB) mit noch kürzeren Latenzen stärker profitieren als von 2MB - evtl. kommt man aber hier schon in den Grenzbereich des ZRAM.

Spekulationen -

Grüße,
Tom

 

[jensibensi]

Hi,

was bedeutet denn bei Speicher der Begriff "skalieren". Bei einer CPU bezeichnet man doch damit wie gut sich eine Erhöhung der Taktfrequenz in Performancezuwachs niederschlägt oder?

Das macht bei Speicher doch keinen Sinn.

Ciao Jens

 

[derDUKE]

Speicher hat zwar grundsätzlich auch eine Taktfrequenz, die erhöht werden kann, aber ich denke mal, dass hier die Cache-Größe gemeint ist.

 

[mocad_tom]

Bei geshrinkten Strukturen (65nm und kleiner) macht die Fertigung des eDRAMs(im speziellen der benötigte Kondensator) immer gößere Probleme - beim ZRAM nicht.

"Skalieren" bezieht sich auf zukünftige shrinks.

Grüße,
Tom

 

[Bokill]

Das Problem bei klassischen Kondensatoren ist, dass diese eine Mindestkapazität haben müssen. Derzeit sieht man genau darin einen Hemmschuh in der Speicherentwicklung.

Z-RAM hat im eigentlichen Sinne keinen Kondensator, sondern es "leiht" sich die Kapazität vom SOI-Substrat, das ist ein Effekt, der mit SOI "for free" da ist. Perfiderweise schreibt Innovative Silicon Inc als derzeitiges Limit von Z-RAM schlicht: "lithographie". Lithographie beschränkt aber sowieso jegliche Halbleitertechnik, wenn nicht schon vorher anderswo Grenzen gesetzt werden 8) ...

MFG Bobo(2006)