Gerücht AMD plant gesockelte GPUs

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Von E555user

Hinweis: Diese "User-News" wurde nicht von der Planet 3DNow! Redaktion veröffentlicht, sondern vom oben genannten Leser, der persönlich für den hier veröffentlichten Inhalt haftet.
Der Financial Analyst Day 2017 ist schon wieder fast vergessen und der versierte Technik-Interessierte wundert sich über das Medien-Echo. Im Kern scheint der Vega-Launch die meisten Diskussionen ausgelöst zu haben obwohl es nur sehr wenig Neues zu allseits bekannten Daten gegeben hat.
Der zweite Fokus lag gefühlt auf Threadripper und dem neuen HEDT noch vor der Produktankündigung zu EPYC. Dabei darf verklausuliert im Code-Name Whiteheaven durchaus ein Driveby-Shooting verstanden werden, ein Mitnahmeeffekt des rasanten AMD-Ritts der neuen Generation. Der Mainstream besetzt die Themen im Home- und Hobbyisten Bereich, das ganze nimmt Züge der Pop-Kultur an und wird trefflich von Rocksongs und grell gestylten Präsentationen der Protagonisten gestützt.

So mag es dann nur konsequent sein, dass die eigentlichen Meilensteine und heimlich schlummernden Sensationen kaum beachtet wurden. Als Chief Technical Officer hatte sich Mark Papermaster sicherlich einige Sahnestücke reserviert und dennoch wurde ihm die Aufmerksamkeit kaum zu Teil.
Trotz aller gebetsmühlenartigen Wiederholung des Themas INFINITY FABRIC in den Präsentationen seiner Kollegen finden sich keine relevanten News-Artikel über die Entwicklungen vom Hyper Transport Protokoll zum "Hyper Transport Fabric". Die Qualität des Tech-Journalismus darf an dieser Stelle angezweifelt werden.

Vergessen scheinen die Zeiten in denen das Hyper Transport Consortium an einem gemeinsamen Interkonnect gearbeitet hatte, der für die Opteron Server CPUs bis 4 Sockeln deutliche Vorteile aufzeigen konnte. Unbeachtet blieb auch die dortige weitere Entwicklung, die in Form von Hyper Share mittels Kapselung den bestehenden Standard zur Host-Vernetzung für die wichtigsten Technologien Ethernet und InfiniBand und gar mit nativen Torus Interconnects mit eigener Physical Layer fit gemacht hat.

Doch gehen wir zurück zu den langfristigen Versprechungen von AMD und der Präsentation von Mark Papermaster zum FAD2017:

Er reüssiert über Infinity Fabric als Basistechnologie für hochperformante CPUs und GPUs (p.10). Er geht in die Details, dass das Fabric eine getrennte skalierbare Control-Fabric und eine skalierbare Daten-Fabric aka "Hyper-Tranport-Plus" mitbringen (p.11). Er verspricht nahezu perfekt skalierbare Ergebnisse bei Multi-Socket-Systemen (p.12) und führt die Bedeutung des Infity Fabric aus, in denen eben dieses innerhalb der SoC Grenzen einzelne Core-Cluster verknüpft, bei gleichem Protokoll ein ganzes Multi-Chip-Module vernetzt und letzlich sogar jenseits dieser Grenzen ganze Sockel miteinander verknüpft (p.13).

Und genau an dieser Stelle lässt es Papermaster sich nicht nehmen für zusätzliche Sockel entweder eine CPU oder eine GPU als möglichen Co-Prozessor zu platzieren:
FAD17_Papermaster_IF_GPU_Socket.png
Man darf sich genau darin in Zweifel und Mehrdeutigkeiten verlieren. Was jedoch zumindest im Kern übrig bleibt ist der Umstand, dass mit Infinity Fabric ein einheitliches Protokoll über weite Strecken von modularen Systemen angewandt wird und gegeüber dem "Hyper-Transport-Plus" zusätzlich eine gemeinsame Control-Fabric als übergreifende Schicht in Hardware und Firmware etabliert wird. Es darf also über den Mehrwert spekuliert werden wenn Papermaster für letzteres folgende Features beschreibt:
  • Power Management
  • Security and Encryption
  • Test and Initialization
  • Quality of Service
  • 3rd Party IP
Nebulös war zumindest in diversen Teaser-Statements der AMD Manager von einigen Überraschungen in Punkto Ryzen und Vega zu hören. Man darf gespannt sein ob die Infinity Fabric auch via PCIe getunnelt werden wird, oder ob AMD dort etwas ganz anderes im Sinn hat. Initialisierung in Verbindung mit Power Management, Verschlüsselung und QoS sollten jedenfalls Neugierde wecken.

Gänzlich unbeachtet blieb bislang, dass die Hyper Transport Plus Layer des Infinity Fabric auf standardisierte Inter-Host Connections in Form von Hyper Share zurückgreifen darf. Es gibt also mit Sicherheit noch viel mehr Entwicklungspotentiale für Infinity Fabric basierte Systeme, als uns heute die allgemeinen Informationsfilter der Tech-News zugestehen.

In diesem Sinne ;)
E555User
 
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Nunja, eine GPU kann auch als Kurzform für "Grafikkarte" oder GPGPU-Card verstanden werden und die PCIe-Slots werden gelegentlich auch als Socket bezeichnet.
 
Nunja, eine GPU kann auch als Kurzform für "Grafikkarte" oder GPGPU-Card verstanden werden und die PCIe-Slots werden gelegentlich auch als Socket bezeichnet.
Darauf habe ich bereits wegen der Mehrdeutigkeiten hingewiesen. Im Deutschen ist Sockel und Slot eher unterschiedlich im Englischen ist das öfters mal vermischt.

Die Frage bleibt was damit gemeint ist, dass eine GPU per Infinity Fabric an die initialisierende Host-CPU angebunden ist.

Wenn man zurück schaut sollte klar sein, dass Infinity Fabric eine Weiterentwicklung und SoC-Integration der Freedom Fabric von SeaMicro darstellt.
Man darf wohl auch davon ausgehen, dass für Hyper Share und dessen nativen Torus-PHY Layer das SeaMicro Knowhow und ggf. Patente für die Weiterentwicklung verantwortlich war.

Die Freedom Fabric HW war ein ASIC mit PCIe und LPC I/O Fähigkeiten, der mit den eigenen zusätzlichen Lanes ein 8x8x8 3D Torus Interconnect abbilden ließ.
SM_HT2011_FF_ASIC.png

Wenn man nun die Informationen zu Infinity Fabric von Papermaster in den Kontext stellt liegt nahe, dass AMD den PCIe I/O durch Hyper Transport Plus ersetzt oder ergänzt hat. Um das ganze auf einem SoC auch mit 3rd Party IP zum laufen zu bringen könnte PCIe und HT mit LPC funktionieren, da HT aber auch offen ist könnte beim AMD-SoC Design ein 3rd Party Modul auf HT umgestellt werden. Das ist für mich eine offene Frage was möglich ist. Es scheint allein festzustehen, dass das Infinity Fabric mit relevanten Patenten nicht lizenzierbar sein wird sondern AMD Chips vorbehalten bleibt. Was AMD mit Hyper Transport Plus meint ist auch nicht klar.
Zumindest scheint es sich seit Threadripper anzudeuten, dass AMD die PCIe Controller via dem Infinity Fabric von den Cores getrennt hat und relativ unabhängig von Core- oder MCM Design zusätzliche Lanes/Controller hinzufügen kann. Möglich wäre je Core ein HT Link zum Fabric und von dort eine Anbindung/Bridge an PCIe.

Der HyperTransport-X Slot war schon dem PCIe Slot sehr ähnlich. Wenn AMD es geschafft hat mit dem Pin-Count von PCIe und allenfalls beim PCIe3 Speed die Contol-Lanes zusammen zu legen könnte Infinity Fabric via PCIe3 Slots vielleicht relativ nativ weitergeleitet werden. Oder es bleibt mit PCIe Kompatibilität bei PCIe3 ohne die Vorteile von HT (Latenz, QoS bzw. Priorisierung).
Aber gerade das Speichermanagement ist bei Compute-Systemen eine der größten Herausforderungen. Sofern AMD dort durch HW-Support die Caches kohärent hält und NUMA-artiges zum VRAM/HBM-Cache ermöglicht würde ein großer Schritt in dem Bereich ermöglicht. Dazu braucht es weniger Latenz und Overhead im Protokoll und eher CPU-typische kleine Daten-Payloads, also HT statt PCIe.

Wenn man nun von der geplanten High-Performance-Compute APU ausgeht, und dass diese für den Server-Sockel entwickelt wird, bleibt die Frage was ist wahrscheinlicher:
1. statt der künftigen HPC-APU auch eine CPU-bereinigte GPU-Version für den Server-Sockel?
oder
2. dem PCIe3 Bus und Slot nach PCI-SIG zusätzlich einen Infinity Fabric Modus geben?

Nunja, für ein Gerücht taugt's allemal. ;)
 
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Reine GPUs in Sockeln als wahlweiser Ersatz für CPUs in Mehrsockelsystemen war aber schon für einigen Jahren eine Idee, aus der auch nichts geworden ist. Kann allerdings auch daran liegen, daß die CPUs dafür Mist waren und somit keiner was gekauft hat, also hat man sich gar nicht die Mühe gemacht, passende GPUs zu designen. Technisch spricht sicherlich nichts dagegen und einiges dafür, aber es muß einen Markt geben. Wenn sich der Markt mit reinen CPUs in Sockeln und den GPUS auf PCIe-Steckkarten begnügt, weil das der gewohnte Standard ist und somit einfacher und billiger, dann bleibt das eben so. Es wird wohl letztlich entscheidend sein, wieviel Marktanteil Epyc abgreifen kann, und ob sich es dann lohnt, innerhalb dieses Anteils wiederum einen (kleinen Teil) mit extra GPUs zu versorgen, die man ja sonst nirgendwo unterbringen kann. Eine GPU im BGA-Package für eine Karte muß nicht in die halbe Handvoll Großrechner gehen, sondern kann auch als Workstation- oder Gamerkarte verwurstet werden, das ist eben flexibler.
 
Reine GPUs in Sockeln als wahlweiser Ersatz für CPUs in Mehrsockelsystemen war aber schon für einigen Jahren eine Idee, aus der auch nichts geworden ist. ....
Wenn mich meine Erinnerung nicht täuscht war wegen des HT-Consortiums schon zu Anfang der Nuller-Jahre Spekulationen/Präsentationen über FPGA&CPU Systemen via HT-Links in der Runde. Vor einer Dekade hat AMD Ati übernommen, aber es hat mit Vega 10 Jahre gedauert bis in Form von Infinity Fabric das HT-Protokoll bei diesen Rechenknechten Einzug findet. Man hat entweder keinen Markt gesehen oder alles auf APU Integration gesetzt. Letzteres lese ich zwischen den Zeilen in diversen Statemens von Koduri, dass man den Fokus wieder auf dGPU setzen musste.

Nett wäre eine HPC-APU die einfach mittels Naples oder Threadripper plus Vega via Infinity Fabric (z.B. gesockelt) realisiert wird. Sollte das InfinityFabric die wesentlichen HSA Features ermöglichen wären auch die viele Cores von Threadripper oder EPYC beim Heterogenous Queuing von Nutzen.
03 - HSA Features_575px.jpg
Trägerplatinen für PCI/PCIe Slots sind in der Vergangenheit auch bei anderen CPUs aufgetaucht, theoretisch könnte man Dual-GPU Karten mit Sockeln anbieten. Solange das Packaging im Verhältnis nicht zu teuer wird gäbe es schon neue Möglichkeiten.

"Puzzling" ist für mich in der Sache die Frage wie der HyperTransportPlus im InfinityFabric-Verbund konnektiert wird. Bei den von mir zitierten Folien war ein wesentlicher Latenz-Vorteil von HT der fehlende SERDES, der ist aber Bestandteil vom FreedomFabric, damit man komplexe Systeme überhaupt im 3D Torus verknüpft bekommt.
Gut möglich, dass man je nach Notwendigkeit einen SERDES nutzt oder bei Bedarf mit bis zu 32Bit pro Link klassisch HT verwendet.

Gerade auch wo eine GPU davon profitieren könnte ist noch völlig offen. Eine GPU hat anders als ein SoC idR ja nur den einen PCIe Bus als IO. Erst eine MCM GPU oder ein Dual-GPU Board würde offensichtlich vom Fabric vor dem PCIe Bus profitieren können. Warum Vega heute schon in Zusammenhang mit dem neuen Fabric gebracht wird ist deshalb so spannend.
Ich hoffe auf HSA, das würde die Technik viel breiter und im High-End einführen, mit den bisherigen APUs war der Anreiz für HSA-Software wohl zu gering.

Aber es bringt nichts an dieser Stelle weiter zu spekulieren, was es braucht sind mehr Fakten zum neuen InfinityFabric.

Leider hat keiner der Leser bis hier hin etwas beisteuern können, ich hoffte eigentlich auf neue Erkenntnisse ;)

edit:
AMD hat in 2012 SeaMicro übernommen, eineinhalb Jahre später konnte man unter Bezeichnung XDMA auf die zusätzlichen GPU-Brücken beim Crossfire verzichten. Haben die dort Knowhow und Patente von SeaMicro hergenommen? Dann würde das für eine Vorstufe von IF via PCIe sprechen...
 
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