Neuigkeiten zum K10

[Markus Everson]

Da es hier um deh K10 geht behaupte ich jetzt einfach mal das auch dieser im vergleich zum Core2 gemeint war.....

Ups. Mein Fehler. War in Gedanken noch in einem anderen Thread.

 

[Woerns]

@larsbo
Der L2 Cache ist ein reiner Überlaufcache als Erweiterung des L1. Daneben müssen alle drei Cachetypen das MOESI Cache Kohärenz Protokoll beachten, was.das Verhalten des Gesamtsystems kompliziert macht.
Der L3 ist einerseits ebenfalls ein Überlaufcache, aber er leistet noch ein paar zusätzliche Dienste, um die vier Cores besser mit Daten zu versorgen, als es ein reiner Überlaufcache könnte.

Betrachte z.B. den Fall beim K8 Athlon X2 : Ein Core hat eine Cacheline geladen und Daten darin verändert. Der zweite Core liest diese Daten aus der Cacheline des ersten Cores vorübergehend mit. Jetzt passiert mit den Daten eine Weile nichts, d.h. sie "altern" und fliegen irgendwann aus dem L1 Cache des ersten Cores zunächst in dessen L2 Cache und irgendwann ganz raus. In diesem Moment muss der erste Core zeitaufwändig den Speicher aktualisieren, weil er die aktuellsten Daten hat und nun die Cacheline loslässt.

Beim K10 fängt nun der L3 die Daten auf. Aber im Gegensatz zu einem reinen Überlaufcache merkt er sich (in irgendeiner Weise, von der ich gerne mehr wüsste), welche Cores wie auf die Cacheline zugegriffen haben und verwendet dieses Wissen bei der Einstufung, wann er selbst die Cacheline in den Speicher entlässt. Im einfachsten Fall könnte er sich zusätzlich zum "Alter" einen Multiplizitätswert merken, von wievielen Cores die Cacheline verwendet wurde, und Cachelines mit höherer Mutiplizität auf Kosten von welchen mit einfacher Multiplizität länger halten.

Des weiteren enthält der L3 Cache einen DRAM Prefetcher, um aufgrund der Zugriffshistorie spekulativ Daten in den L1 Cache zu laden. Die einzelnen Cores haben zwar auch ihre Prefetcher, können aber bestimmte Muster, bei denen sich die Daten auf verschiedene Cores verteilen, nicht selbst erkennen. Dieser DRAM Prefetcher kann übrigens vom BIOS ein- oder abgeschaltet und sogar umfangreich konfiguriert werden. Allerdings gehe ich davon aus, dass sich kaum ein BIOS Programmierer die Mühe geben wird, die Defaults des Herstellers zu überschreiben.
MfG

 

[Opteron]

Des weiteren enthält der L3 Cache einen DRAM Prefetcher, um aufgrund der Zugriffshistorie spekulativ Daten in den L1 Cache zu laden. Die einzelnen Cores haben zwar auch ihre Prefetcher, können aber bestimmte Muster, bei denen sich die Daten auf verschiedene Cores verteilen, nicht selbst erkennen. Dieser DRAM Prefetcher kann übrigens vom BIOS ein- oder abgeschaltet und sogar umfangreich konfiguriert werden. Allerdings gehe ich davon aus, dass sich kaum ein BIOS Programmierer die Mühe geben wird, die Defaults des Herstellers zu überschreiben.
MfG

Oooch kommt Zeit kommt Programm/Tool, denke ich mal
@Vergleich Core2 <-> K10:

Das fairste Vergleich wäre wohl die Takte zu messen, die die CPU zur Abarbeitung bestimmter Befehle benötigt, damit umgeht man das Compilerproblem. Anscheinend machen die Jungs bei xtremesys schon sowas Ähnliches, blöderweise ist die Seite grad bei mir down ... naja vielleicht gehts später wieder, hier mal schon ein Link, eventuell ein paar Seiten vor / zurückblättern:

http://www.xtremesystems.org/forums/showthread.php?t=158051&page=35

ciao

Alex

 

[Woerns]

Oooch kommt Zeit kommt Programm/Tool, denke ich mal

Damit rechne ich eher nicht. Tools, die ins BIOS reinhacken, sind ja noch nicht einmal zwischen Mainboards portabel.

Mit den Konfigurationsmöglichkeiten wendet sich AMD m.E. eher an Serverhersteller, wo ausgwiesen ist, wofür die Hardware verwendet wird. Z.B. bei Servern für Videostreams ist ein leistungsfähiger DRAM Prefetch denkbar. Für den Numbercruncher müsste der wieder ganz anders aussehen. MfG

 

[Opteron]

Oooch kommt Zeit kommt Programm/Tool, denke ich mal

Damit rechne ich eher nicht. Tools, die ins BIOS reinhacken, sind ja noch nicht einmal zwischen Mainboards portabel.

Mit den Konfigurationsmöglichkeiten wendet sich AMD m.E. eher an Serverhersteller, wo ausgwiesen ist, wofür die Hardware verwendet wird. Z.B. bei Servern für Videostreams ist ein leistungsfähiger DRAM Prefetch denkbar. Für den Numbercruncher müsste der wieder ganz anders aussehen. MfG

Kennst Du cbid ? Das ist ein CPU-Z Programm mit "Extras" Damit kann man alle möglich BIOS Einstellungen unter Windows ändern, Speichertiming etc. pp. Ist wohl primär die integrierte NB, die da programmiert wird. Wenn das geht, sehe ich keinen Unterschied, wieso man später nicht auch den Prefetch ändern könnte. cbid wird aber leider nicht mehr weiterentwickelt

Da wird auch nicht ins BIOS gehacked, sonder direkt die Bitmasken im Prozessor geändert. Nach dem nächsten Reboot ist das dann natürlich wieder weg, aber eigentlich ganz praktisch so .. falls mal was schied läuft ^^

ciao

Alex

 

[Woerns]

@Opteron
cbid kenn ich bisher nicht. Sowas mache ich auch nicht an meinem System. Aber vielleicht gibt es dann tatsächlich für Waghalsige die Möglichkeit, sich mit der entsprechenden Kenntnis was hinzuzaubern. Wenn ja, wirds wohl eher was für Phenom Anwender. Serverkäufer schaffen sich den Server ja eher an, damit der was Sinnvolles tut und weniger zum dran rum Spielen.

Interessant fände ich es trotzdem mal, wenn einer rauskriegt, was geht, und es postet. MfG

 

[Opteron]

@Opteron
cbid kenn ich bisher nicht. Sowas mache ich auch nicht an meinem System. Aber vielleicht gibt es dann tatsächlich für Waghalsige die Möglichkeit, sich mit der entsprechenden Kenntnis was hinzuzaubern. Wenn ja, wirds wohl eher was für Phenom Anwender. Serverkäufer schaffen sich den Server ja eher an, damit der was Sinnvolles tut und weniger zum dran rum Spielen.

Uhhh... ja klar, für den Server ist das nix, das hatte ich unbewusst eh ausgeschlossen .. Finger weg ^^

Das Programm gibts hier:
http://cbid.amdclub.ru/

ciao

Alex

 

[Jennifer]

Taktraten zu AMDs Phenom-Prozessoren
erstmals von AMD bestätigte Informationen

http://www.computerbase.de/news/har...07/oktober/taktraten_amds_phenom-prozessoren/

 

[nazgul99]

Diese Daten sind eine exakte Kopie einer VR-Zone-Meldung von gestern (wird auch unten im Artikel als Quelle angegeben), eingeleitet mit "AMD has confirmed"...
Es wird jedoch nicht angegeben, wer wo bei AMD das angeblich wem bestätigt hat, daher würde ich es mit der üblichen Vorsicht gegenüber Gerüchten, denn dies ist nichts weiter als ein Gerücht, behandeln (was nicht bedeuten muß, daß zumindest Teile der Meldung nicht stimmen). Wenn es eine offizielle Bestätigung seitens AMD gäbe, würde diese auch anderen Medien gegenüber spätestens auf Anfrage wiederholt und dort mit Quellangaben belegt werden. Ein beinahe reines Abschreiben der VR-Zone-Meldung, mit einer Prise ohnehin bekannter Daten gewürtzt, ist keine Nachricht sondern schlechter Journalismus, sofern nicht auf die Fragwürdigkeit der Quelle hingewiesen wird. Oder eben schlicht Weiterverbreitung von Gerüchten.

 

[p4z1f1st]

Kinder...das sind GERÜCHTE

 

[whippersnapper]

Etwas neues:

Neues erfährt man derzeit über AMD-Pläne für das Jahr 2008. So wurde nun der Codename bekannt unter welchem AMD seine Drei-Kern-Prozessoren veröffentlichen wird. Gleichzeitig gab AMD aber auch bekannt, dass man wohl früher als erwartet Prozessoren in 45nm Fertigung ausliefern wird.

Ende 2008 soll der als Toliman geführte Drei-Kern-Prozessor vorgestellt werden. Dabei wird dieser mit einem 2 MB L3-Cache ausgestattet sein und in 65nm gefertigt werden - entsprechend den kommenden Desktop-Varianten Phenom. Bislang steht fest, dass es sich bei diesen Tri-Cores um Vier-Kern-Prozessoren handeln wird, bei welchen ein Kern abgeschaltet ist. Die Frage, ob AMD hierbei auf Modelle zurückgreift, bei welchen ein Kern schadhaft ist oder gar einen Kern deaktivieren muss, bleibt vorerst abzuwarten. AMD sieht eine Chance für die Drei-Kern-Prozessoren im Markt und argumentierte für deren Daseinsberechtigung auch damit, dass der Markt dieses Produkt verlange. Das sehen wohl nicht alle Betrachter gleich. Von Mainboard-Herstellern will die DigiTimes erfahren haben, dass deren Erfolg - es liegt auf der Hand - wohl zwingend von der Preisgestaltung, verglichen zu Zwei- und Vier-Kern-Modellen abhängig ist.

Es stellt sich aber auch die Frage was geschieht, wenn AMD eine sehr gute Ausbeute an Vier-Kern-Prozessoren hat - kaum Ausschuss also - und der Markt sich dann tatsächlich stark für solche Modelle interessiert. Dann wäre der Hersteller gezwungen entweder intakte Modelle als Drei-Kern-Version zu verkaufen oder aber - was sicherlich keine kostengünstige Alternative darstellen würde - eine separate Fertigung hierfür zu starten. Natürlich kann es ebenfalls sein, dass der Hersteller erst einmal die Marktakzeptanz abwarten möchte und im Zuge der 45nm Fertigung dann ggf. auch gleich eine weitere Fertigung speziell auch mit Tri-Cores auflegt.

Gerade zum nächsten Die-Shrink bei AMD ging man bislang davon aus, dass mit der 45nm Fertigung erst im zweiten Halbjahr 2008 zu rechnen sein würde. In der Konferenz-Schaltung zu den Quartalszahlen hat Chief Operating Officer Dirk Meyer allerdings durchblicken lassen, dass mit gesteigerter Fertigung von 45nm Modellen schon im ersten Halbjahr 2008 zu rechnen sei. Schon jetzt sei man im Fahrplan was die erste Ausbeute Ausbeute betrifft "und während des Telefonates produziere man bereits in 45nm".

Mit den 45nm Desktop-Prozessoren wird AMD den Wechsel auf den Sockel AM3 vornehmen und die Prozessoren werden dann einen integrierten DDR3-Speichercontroller besitzen. Im Serverbereich soll es vorerst wohl aber bei registered DDR2-Speichern bleiben.

Quelle: http://www.hardtecs4u.com/news/695

Das lässt hoffen. Wahrscheinlich werden dann als erstes hochgetaktete Shanghais mitte 2008 kommen, vorzugsweise 2 und Mehrprozessorsysteme, ehe dann, ende 2008 die ersten Phenom X4 mit 3 Ghz+ kommen könnten.

 

[Opteron]

Etwas neues:

Quelle: http://www.hardtecs4u.com/news/695

Das lässt hoffen. Wahrscheinlich werden dann als erstes hochgetaktete Shanghais mitte 2008 kommen, vorzugsweise 2 und Mehrprozessorsysteme, ehe dann, ende 2008 die ersten Phenom X4 mit 3 Ghz+ kommen könnten.

Danke für die Nachricht, immer lustig, was die deutschen Webseiten aus internationalen Nachrichten machen ...

Orginal:

The CPUs will have 2MB L3 cache and will be launched by the end of March 2008, according to the sources.

Und (Ver)Fälschung":

Ende 2008 soll der als Toliman geführte Drei-Kern-Prozessor vorgestellt werden.

Die Spekulation über die extra 3core Entwicklungsschine halte ich auch für gewagt, das wäre ne Mordsarbeit. Der Quadchip ist quadratisch, das Weglassen eines Kernes gibt ein Quadrat mit einer fehlenden Ecke bzw. einem Loch. Möglich, dass man das durch L3, MC etc. auffüllen könnte, aber ob AMD für solche Spielchen neben Fusion, Bulldozer & Bobcat Zeit hat ... ich glaubs nicht.

ciao

Alex

 

[JCDenton]

Rein hypothetisch: spräche vom Standpunkt der Fertigung etwas dagegen, ein Tricore-Die asymetrisch, also quasi "pyramidenförmig" auszulegen ? In dem Fall könnte man doch gegenüber einem QC sogar, wenn mich mein beschränktes Verständnis für Geometrie nicht täuscht, Waferfläche einsparen ?

mfG

denton

 

[Opteron]

Rein hypothetisch: spräche vom Standpunkt der Fertigung etwas dagegen, ein Tricore-Die asymetrisch, also quasi "pyramidenförmig" auszulegen ? In dem Fall könnte man doch gegenüber einem QC sogar, wenn mich mein beschränktes Verständnis für Geometrie nicht täuscht, Waferfläche einsparen ?

Wäre wohl sehr unpraktisch, was willste in der Spitze unterbringen ? Cache ist blöd, da es in Rows/Columns organisiert ist, Logik wäre wohl auch nicht ideal. Blieben dann nur noch die Anschlusspins / Pads für RAM und Hypertransport übrig. Allerdings ist das vielleicht auch nicht optimal, wenn man die alle in einem Eck hat ...

ciao

Alex

 

[NOFX]

Die Dies müssen nachher ja auch ausgeschnitten werden, von daher kann so eine Anordnung schwierig werden.

Ich vermute mal du meinst eine Anordnung in der Art:

___________
|__      __|     |__
    |___|_______|

 

[Captn-Future]

Auf THG ( ja ich weiß) ist ein Bild von einer Tri-Core CPU zu sehen. In drei Vierteln je ein Core und im Letzten dann der Cache. Macht so irgendwie mehr Sinn.

 

[rkinet]

Auf THG ( ja ich weiß) ist ein Bild von einer Tri-Core CPU zu sehen. In drei Vierteln je ein Core und im Letzten dann der Cache. Macht so irgendwie mehr Sinn.

Einen Core entfernen (wie z.B. liks unten) und dann 2M L3-Cache als Ersatz anbringen.

Das paßt knapp vom Platz.
AMD könnte sowas ja in 45nm als erstes Produkt und in Variantion vom Barcelona nehmen. Der erste 'echte' 45nm Quad = Shanghai ist ja wiederum modifiziert und auf 6M-L3 aufgebohrt. Diese Core wäre also deutlich größer als ein (fiktiver) Shrink eines Triple-Core auf Barcelona-Basis. Und beim Shanghai muss AMD wieder einige Zusatzmonate für Debugging reservieren, was wieder extreme teuere Verzögerungen bringen könnte.

Ein echter & quadratisch kompakter Triple-Core zum Einfahren der 45nm wäre eine sicher Sache und man kann bei Yieldrateproblemen immer noch daraus Dual-Core mit L3 schnipseln.
Aber das ist mal wieder zu Intel-mäßig simple gedacht. Das AMD-Management hingegen liebt abgehoben Technik, die zwar lange dauert und AMD ruinieren kann, dafür ist man aber nicht so profitabel bieder wie Intel.

 

[Bobo_Oberon]

... Quelle: http://www.hardtecs4u.com/news/695 ...

An der Meldung ist gar nicht, aber auch wirklich nichts neues bei.

AMD hat seit April/Mai 2007 eine Probefertigung von 45 nm. Der Technologiepartner IBM will im ersten Halbjahr 2008 erste 45 nm Prozessoren fertigen.

Auf der letzten Finanzkonferenz hat AMD gesagt, dass sie am Ausbau der 45 nm Fertigung "dran" sind. Fraglich ist in der Tat, wie weit AMD für einen "Markt-Ramp" die 45 nm Fertigung ausbaut.

Dieses herumraten, ob AMD tatsächlich in 45 nm fertigen kann, und dann jeden Nachrichtenschnipsel in Englisch auch noch halbfalsch zu übersetzen hilft da kaum weiter.

Da AMD seit Frühjahr 2007 zumindest eine 45 nm Testfertigung hat, werden sie in einem Jahr sicher auch eine Produktion mit gewissen Volumen beherrschen. Dass AMD im Jahr 2008 vollständig auf 45 nm wechseln wird, das glaube ich allerdings nicht ... aber so etwas hat auch AMD selber gar nicht behauptet.

Viel wichtiger ist, was wird aus dem geplanten Standort New York? AMD selber will im Dezember 2007 im Rahmen der Bilanzen und des Technologie-Tags zur Standortfrage New York eingehen.

Intel jedenfalls legt seit gestern im Hochvolumen nach. Die Fab 32 in Arizona wird 45 nm in Massen fertigen.

MFG Bobo(2007)

 

[rkinet]

AMD hat seit April/Mai 2007 eine Probefertigung von 45 nm. Der Technologiepartner IBM will im ersten Halbjahr 2008 erste 45 nm Prozessoren fertigen.

Auf der letzten Finanzkonferenz hat AMD gesagt, dass sie am Ausbau der 45 nm Fertigung "dran" sind. Fraglich ist in der Tat, wie weit AMD für einen "Markt-Ramp" die 45 nm Fertigung ausbaut.

...

Da AMD seit Frühjahr 2007 zumindest eine 45 nm Testfertigung hat, werden sie in einem Jahr sicher auch eine Produktion mit gewissen Volumen beherrschen. Dass AMD im Jahr 2008 vollständig auf 45 nm wechseln wird, das glaube ich allerdings nicht ... aber so etwas hat auch AMD selber gar nicht behauptet.


Intel jedenfalls legt seit gestern im Hochvolumen nach. Die Fab 32 in Arizona wird 45 nm in Massen fertigen.

Es ist auch eine Frage der Yield Rate.

Intel hat die Fab32 in Arizona in Betrieb genommen und jene ist nur auf 45nm ausgelegt.
Da kommen eben nur Wafer mit 45nm raus, fragt sich nur mit welcher Yieldrate bis Ende 2007 und Anf. 2008. Aber dies ist angesichts des kompakten Penryn egal, auch 80% Ausschuss machen nicht, die Fab32 kann eh nichts alternatives fertigen.


Bei AMD kosten 45nm Wafer mit schlechter Ausbeute Kapazität für 65nm Linie, da die 45nm Immersionslithographie nur ein Teilschritt ist und sonst auf die normale Fab36 & Fab38 zurückgreift. Daher gibt es keinen Tag X, den AMD schon nennen könnte. wenn die Yieldrate gut genug wird für eine wirtschaftliche Fertigung in 45nm, dann können Serien CPUs aufgelegt werden.
Wie schon oben beim Triple-Core angesprochen hat AMD (leider) bei 45nm / Shanghai schon wieder deutliche Core-Modifikationen eingeplant und es wird per 6M-L3 Quad wieder ein relativ großes DIE. Risiko bei 45nm ist also weniger die Fertigungstechnologie (da müßte AMD ähnlich wie IBM liegen) als die zeitgerechte Optimierung des Shanghai.
Intel schrumpfte den C2D zum Penryn und entfernte Speedbremsen. Wobei der Shrink nicht viel neue Schaltungsdetails im Vergleich zum C2D bringen konnte, als die Techniker schon seit 2006 vom C2D kennen. Bei AMD wird per Shanghai wieder neu angefangen mit der Taktoptimierung, statt einen bekannten Core nur nachzu optimieren.

Die 45nm bei AMD gehen somit den harten Weg über den Shanghai, seine Taktoptimierung und dann erst Mainstream Triple/Dual-Core. Das kostet locker 2 Quartale bei der 45nm Einführung und bringt locker $200 - $500 Milliarden zusätzlichen Verlust.

 

[whippersnapper]

Die 45nm bei AMD gehen somit den harten Weg über den Shanghai, seine Taktoptimierung und dann erst Mainstream Triple/Dual-Core. Das kostet locker 2 Quartale bei der 45nm Einführung und bringt locker $200 - $500 Milliarden zusätzlichen Verlust.

Nun mal den Teufel doch nicht an die Wand, so viel Verlust bedeutet das auch nicht. Aber du hast schon recht, AMD legt sich selbst Steine in den Weg, ein Detailverbesserter K10 in 45nm und 3 Ghz+ Mitte 2008 würde sich gegen Penryn mehr oder weniger gut schlagen.

Aber die Spekulationen sind nicht mein Fachgebiet, das lasse ich euch

 

[rkinet]

Nun mal den Teufel doch nicht an die Wand, so viel Verlust bedeutet das auch nicht. Aber du hast schon recht, AMD legt sich selbst Steine in den Weg, ein Detailverbesserter K10 in 45nm und 3 Ghz+ Mitte 2008 würde sich gegen Penryn mehr oder weniger gut schlagen.

Aber die Spekulationen sind nicht mein Fachgebiet, das lasse ich euch

Es gibt aber wenig Anzeichen dass AMD sich mit solcher Detailarbeit 'aufhält'.

 

[Opteron]

Wie schon oben beim Triple-Core angesprochen hat AMD (leider) bei 45nm / Shanghai schon wieder deutliche Core-Modifikationen eingeplant und es wird per 6M-L3 Quad wieder ein relativ großes DIE.

Hab ich da was verpasst ?? Ausser 6MB L3 und DDR3 (dass Barcelona ja auch schon kann), ist mir da nichts bekannt was auch nur annähernd das Adjektiv "deutliche" vor "Core-Modifikation" rechtfertigen würde ...

Deshalb ist Shanghai m.M. nach nur ein Barcelona Die-Shrink mit mehr Cache .. sonst nix.

Neuerungen wie SSE5, neues Core etc. pp gibts "erst" mit Bulldozer ~2009.

ciao

Alex

 

[LinuS]

Afaik soll die IPC erhöht werden. Ob dies allerdings durch architektonische Veränderungen oder mehr Speicher erbracht wird

 

[rkinet]

Hab ich da was verpasst ?? Ausser 6MB L3 und DDR3 (dass Barcelona ja auch schon kann), ist mir da nichts bekannt was auch nur annähernd das Adjektiv "deutliche" vor "Core-Modifikation" rechtfertigen würde ...

Deshalb ist Shanghai m.M. nach nur ein Barcelona Die-Shrink mit mehr Cache .. sonst nix.

http://www.tecchannel.de/server/prozessoren/474128/index13.html

Neu:
- 4 statt 3 HTr - Links
- I/O-Virtualisierung IOMMU

Sicherlich hat man schon bei der Barcelona-Entwicklung darauf Rücksicht genommen.
Aber diese I/O Virtualisierung = echte Hardware in CPU-Schaltungen zu Virtualisieren ist keine einfach Aufgabe und erfordert intensive Tests.
Zudem sind beide Features jenseits der Opteron-Kundschaft überflüssig.

Der Shanghai stößt mit seinen Features in neue Regionen vor, was aber auch viele Risiken für Bugs ergeben. Ob AMD bereits Shanghai in Kleinserie produziert, die dann für Tests und Stepping-Optimierung nutzbar sind kann man bezweifeln. Es wird eher eine Simulation aller Shanghai-Schaltungen geben, die dann ab ersten Testfertigungen ihre Kompatibilität zeigen müssen.

 

[Opteron]

http://www.tecchannel.de/server/prozessoren/474128/index13.html

Neu:
- 4 statt 3 HTr - Links
- I/O-Virtualisierung IOMMU

Also die 4 HTr Ports sind schon beim Barcelona drauf, dass wurde hier auch schon seitenweise diskutiert ... bei der IOMMU bin ich mir nicht sicher .. aber ich nehms mal stark an...zumindest traue ich dem tecchannel Bericht nicht, nachdem sie schon den Blödsinn mit den "neuen" 4 HTr Ports schreiben.

Wie Du schon geschrieben hat .. das braucht Tests ... deswegen ist das bei den aktuellen Barcelonas zwar deaktiviert, aber schon auf dem DIE, da man jetzt schon testet. Der MC kann auch schon DDR3, also wäre das wirklich nicht verwunderlich, wenn auch die IOMMU schon drauf wäre, eher sogar sehr wahrscheinlich.

ciao

Alex