AMD Zen - 14nm, 8 Kerne, 95W TDP & DDR4?

Ohne festen Takt werden diese Vergleiche anhand normal veröffentlichter Benchmarks kompliziert. Dann taktet ein Kern dank 14 nm Prozess länger hoch, während der Prozessor mit 28 nm Herstellung eher wieder den Takt zurücknehmen muss.
 
Außerdem ist ja nicht nur die IPC entscheidend, sondern auch der Takt. Wenn die IPC sogar besser als die von Skylake (oder Nachfolger) sein sollte, aber Intel dann einige hundert MHz mehr drauflegen könnte, ohne daß aus der TDP-Klasse ausgebrochen wird, dann wäre AMD wieder hinten dran. Aber auch das wäre ja nicht schlimm für den Kunden, so gibt es wenigstens mal wieder mehr CPU-Leistung auf dem Markt, nach jahrelangem Stillstand. Intel darf ja ruhig vorne sein, sie müssen aber den heißen Atem der Konkurrenz im Nacken spüren ;D
 
"Our Zen based CPU development is on track to achieve greater than 40% ITC uplift from our previous generation and we're on schedule to sample later this year."
"To sample" ist damit gemeint, dass Engeneering Samples verteilt werden, oder was genau?

Müssten Pressesample gemeint sein, die Eng-Samples sind schon viel früher vor einem Launch im Umlauf. Ich vermute einen Paperlaunch im Dezember.
 
Lisa Su sagt laut Transkript "late in the year" und nicht "later this year".

http://seekingalpha.com/article/382...-results-earnings-call-transcript?part=single

EDIT
Im Audio ist ganz klar "late" zu hören: http://edge.media-server.com/m/p/wmuffn7g/lan/en

Naja, bis dahin war es jedenfalls immer "later", und nicht "late". Möglicherweise hat sie sich versprochen - jedenfalls passt das "late" nicht zu der ansonsten bisher sehr einstudiert wirkenden Aussage.

Edit: Weiter unten steht es wieder:

and we're on schedule to sample later this year.
 
Naja, bis dahin war es jedenfalls immer "later", und nicht "late". Möglicherweise hat sie sich versprochen - jedenfalls passt das "late" nicht zu der ansonsten bisher sehr einstudiert wirkenden Aussage.

Edit: Weiter unten steht es wieder:
Auf dieser herumschwirrenden Folie stand auch "late".
 
also 4+4 bei rd 5GHz und 165W bekommt AMD auch hin; man kann die 9590er FX durchaus so mit rd 180W auf 5GHz bekommen (wie reden von 32nm SOI vs. 14nm bei Intel) !
 
Edit: Weiter unten steht es wieder:
Was doch passt: Samples "later this year", Retail "late in the year".

Ich bezweifle, dass sich Lisa Su bei einem Earnings Call bei einer Aussage zu Zen verspricht, da hängen zu viele Analysten an ihren Lippen. Seit Monaten ist der interne Stand, dass Zen-basierte CPUs erst im (Spät)herbst 2016 erscheinen. Mich würde ein Vorgehen ähnlich der HD 7970 nicht allzu sehr wundern: Reviews im Dezember, erhältlich in geringen Stückzahlen ab Januar. Lieber wäre mir freilich, dass die neuen FX viel früher kommen - ernsthafte Hinweise darauf gibt's aber keine.
 
Nein, nur verstehen kann ich die endlosen Verzögerungen auch nicht wirklich. Und auch die AM4-Geschichte erscheint mir seltsam. Zum einen, dass die MB-Hersteller teilweise schon in den Startlöchern zu stehen scheinen, und die Aussage von AMD gegenüber Heise, dass es kein Release von Bristol Ridge AM4 APUs ohne Zen geben wird.
 
Etwas mehr Klarheit wäre wünschenswert. Oder sollte man bewußt klein stapeln, um positiv "überraschen" zu können?
 
die endlosen Verzögerungen auch nicht wirklich.
Welche endlosen Verzögerungen? Es steht nichts fest, außer Ende 2016 für ZEN. Der Rest ist stochern im Gerüchtenebel.
 
AMD muss liefern, und das schnell. Und im Moment gibt es nur Nebelkerzen von denen.

Ansonsten: AMD Updates Its Roadmap for 2016 and 2017.

Die "Transformational Memory Architecture" für die Zen-Server-APUs dürfte übrigens das hier sein: Die-stacked memory device with reconfigurable logic.

Für die "Disruptive Memory Bandwidth" allgemein vermute ich mal, dass es pro zwei Zen-Kernen einen DDR4-Speicherkanal gibt. Also Quad-Channel bei 8 Kernen, Octa-Channel bei 16 Kernen.

Ansonsten wäre die Idee von 3D-Stacking für CPUs natürlich auch interessant.

Wäre es eventuell denkbar, dass Bristol Ridge ein Excavator-Shrink ist (wie auch immer die das hinbekommen haben sollten)? Das könnte einiges erklären.
 
AMD muss liefern, und das schnell. Und im Moment gibt es nur Nebelkerzen von denen.

Ansonsten: AMD Updates Its Roadmap for 2016 and 2017.

Die "Transformational Memory Architecture" für die Zen-Server-APUs dürfte übrigens das hier sein: Die-stacked memory device with reconfigurable logic.

Für die "Disruptive Memory Bandwidth" allgemein vermute ich mal, dass es pro zwei Zen-Kernen einen DDR4-Speicherkanal gibt. Also Quad-Channel bei 8 Kernen, Octa-Channel bei 16 Kernen.

Ansonsten wäre die Idee von 3D-Stacking für CPUs natürlich auch interessant.

Wäre es eventuell denkbar, dass Bristol Ridge ein Excavator-Shrink ist (wie auch immer die das hinbekommen haben sollten)? Das könnte einiges erklären.
Ja, mit Gabriel Loh's Veröffentlichungen und Patenten bekommt man einen Eindruck, was uns da erwarten könnte. Stichworte: PIM, L4 HBM Caches, NVRAM, 2.5D oder gar 3D Stacking (Logik-Chip darf je nach Kühlung auch >40W haben).

Können 2 Zen-Kerne + SMT + L3 + GBs an L4 den DDR4-Kanal auslasten? Ansonsten knabbern die vielen Kanäle nur Energie weg. Deshalb gibt es ja u. a. das HBM + NVRAM-Konzept.
 
Wobei das Patent hier besser auf "Transformational" passt:

Multi-level memory hierarchy

Described is a system and method for a multi-level memory hierarchy. Each level is based on different attributes including, for example, power, capacity, bandwidth, reliability, and volatility. In some embodiments, the different levels of the memory hierarchy may use an on-chip stacked dynamic random access memory, (providing fast, high-bandwidth, low-energy access to data) and an off-chip non-volatile random access memory, (providing low-power, high-capacity storage), in order to provide higher-capacity, lower power, and higher-bandwidth performance. The multi-level memory may present a unified interface to a processor so that specific memory hardware and software implementation details are hidden. The multi-level memory enables the illusion of a single-level memory that satisfies multiple conflicting constraints. A comparator receives a memory address from the processor, processes the address and reads from or writes to the appropriate memory level. In some embodiments, the memory architecture is visible to the software stack to optimize memory utilization.

Edit: Kurz gesagt: Solange die Software nicht speziell damit umgehen kann, wird HBM und DDR4-RAM zusammengefasst und von der CPU verwaltet, und das System kann beides in Kombination als gemeinsamen Hauptspeicher nutzen.
 
Zuletzt bearbeitet:
Cinebench R11.5 mit A10-8700P
http://www.notebookcheck.net/Carrizo-in-Review-How-does-AMD-s-A10-8700P-Perform.147654.0.html

Sind aber nur grobe Schätzungen meinerseits, deshalb fragte ich ja ob es taktnormierte Vergleiche irgendwo im Netz gibt?
Die sind schwer zu finden. Diese CB-Scores (11.5) mit festen Taktfrequenzen könnten schonmal helfen:
http://i.imgur.com/YfjdDXf.png
Da es gut skaliert, passt sogar der halbierte 3,2GHz-Interpolationswert (1,65) gut zu dem Ergebnis:
900x900px-LL-498791e2_cinebench115multi.png


Für den Vergleich:

Cinebench mit Skylake bei fixierten 3,5 GHz:
cb11-single.png

http://www.pcper.com/reviews/Proces...irst-Enthusiasts/Clock-Clock-Skylake-Broadwel
P3DNow!-Test bei 1,6 GHz:
cinebench115single.png

http://www.planet3dnow.de/cms/18564...er-architekturen/subpage-rendering-cinebench/

Und hier ist noch Geekbench 3.32 x64 mit Carrizo bei versch. festen Taktfrequenzen:
http://i.imgur.com/elw8WNq.png
 
0,47 ptk von 1,65 auf 3,5 GHz wären (Milchmädchen) gerundet 1,0 ptk. Hauen wir da +40 % drauf, laden wir minimal unter Sandy Bridge. Rechnet man dann noch so Zeug wie schnelleren DDR4-RAM im Dual-Channel, eine dritte Cache-Stufe und vll eine flottere Northbridge mit rein, landet man iwo bei Ivy Bridge bis Haswell.
 
0,47 ptk von 1,65 auf 3,5 GHz wären (Milchmädchen) gerundet 1,0 ptk. Hauen wir da +40 % drauf, laden wir minimal unter Sandy Bridge. Rechnet man dann noch so Zeug wie schnelleren DDR4-RAM im Dual-Channel, eine dritte Cache-Stufe und vll eine flottere Northbridge mit rein, landet man iwo bei Ivy Bridge bis Haswell.

Also bei (0.47/1.6)*3.5 *1,4 lande ich im Ergebnis bei 1.44 d.h zwischen Sandy und Ivy Bridge. Zu Skylake fehlen dann noch 19,5% (alles in Cinebench und bei linearer Skalierung). Wenn AMD es wie bei Carrizo schafft durch die HD-Libs und gute eine gute Kernarchitektur einen sehr sparsamen Kern zu entwickeln, sollte es möglich sein eine schnelle Mobil-CPU auf dem Niveau von Skylake zu produzieren. Bei GPU mit Polaris und mit HBM sollte es dann auch möglich sein eine Mobil-APU zu entwickeln, die im Gesamtpaket deutlich vor Intel liegt.

Ich glaub im Mai werd ich es mal wagen einige Aktien von AMD zu erwerben :-)
 
Cinebench sollte man nicht als IPC Vergleich heranziehen, da es bekanntlich recht stark Intel optimiert ist. Der durchschnittliche IPC Unterschied zwischen AMD und Intel ist geringer als in Cinebench. Ich denke sowas wie Geekbench ist da schon geeigneter für einen groben Vergleich. Allerdings sollte man auch hier diverse Sachen aussen vor lassen. Wie zB AVX Scores, die wenig Aussagekraft für allgemeine Performance haben.
 
Aktien kann man eigentlich ehh vergessen, sofern man kein HFT-Bot ist. Ich freue mich schon auf den nächsten Flashcrash.
 
Cinebench sollte man nicht als IPC Vergleich heranziehen, da es bekanntlich recht stark Intel optimiert ist. Der durchschnittliche IPC Unterschied zwischen AMD und Intel ist geringer als in Cinebench. Ich denke sowas wie Geekbench ist da schon geeigneter für einen groben Vergleich. Allerdings sollte man auch hier diverse Sachen aussen vor lassen. Wie zB AVX Scores, die wenig Aussagekraft für allgemeine Performance haben.
Ich würde auch gerne andere Werte verwenden.
 
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