News AMD Ryzen 3000 mit bis zu 16 Kernen?

Nero24

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Die offizielle Prozessor-Roadmap von AMD für die kommenden Jahre ist vorgezeichnet und soweit bekannt. Auf den Ur-Ryzen 1000 mit Zen-Architektur und 14-nm-Technologie im Jahr 2017 folgte in diesem Jahr Ryzen 2000 mit der Zen+ genannten Ausbaustufe in 12 nm, 2019 soll Zen 2 folgen, der größerere Architekturverbesserungen und eine Produktionsumstellung auf 7 nm vereinen soll.
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HITCHER

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Picasso wird auch interssant, ist der Nachfolger von Raven Ridge, und soll 2019 erscheinen. Also Raven Ridge ist ja momentan von den Taktfrequenzen etwas abgeschlagen von dem was mit ZEN+ möglich ist, da gibt es sicher noch einiges Verbesserungspotential.
 

Kulasko

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Ich bin mal gespannt, ob wir das Ganze wirklich schon mit Ryzen 3000 sehen. Augenscheinlich ist ja auch noch ein 12C Die in der Planung, eventuell zieht AMD das also über zwei Generationen.
 

deoroller

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Mehr Kerne sollte beim PC, so wie die Software immer noch gestrickt ist, nicht zu einer schlechteren Single Thread Leistung führen.
Das meiste Potential verschenken die Betriebssysteme, was man an der lächerlichen Leistungssteigerung beim Wechsel von einer SATA auf eine NVMe SSD sieht.
AMD darf nicht immer wieder den Fehler machen, revolutionäre Features einzubauen, die dann doch nicht genutzt werden können.
Ja, die Leistung wäre schon theoretisch konkurrenzlos, aber die Software, die sie nutzen kann, muss erst noch erfunden werden und wird sich womöglich nie durchsetzen können.
Lieber ein Feature pushen, das sofort Wirkung zeigt, als Dutzende, die sich nur theoretisch gut anhören und nur heiße Luft machen.
 

Iscaran

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Hmmm - ich weiss nicht ob AMD wirklich derartiges Tempo in den Core Wars vorlegt.

Ich könnte mir gut vorstellen dass man sich die Verdoppelung für Zen3 aufhebt.

Dann bliebe für Zen2 vor allem das verkleinern/verbilligen der Strukturen inclusive IPC-Optimierung (mehr cache etc.). Ich vermute man wird Zen2 auch mit AVX-512 ausstatten.

Vielleicht macht man dann einfach 6Kern-CCX erstmal als Übergang zu 8-Kern CCX.

Zen3 käme dann bei optimiertem Prozess der Kern-Doppler pro CCX.

Vielleicht ist das aber geometrisch auch gar nicht so einfach....denn die CCX-"Bridge" sitzt ja auch irgendwo auf dem Die. Vielleicht kann man da also nicht so einfach weg vom 4Kern/CCX design. Damit müsste man quasi von einem 2-CCX auf ein 4-CCX Design Wechsel wollte man wirklich die Kerne doppeln.

Also mal abwarten. AMD wird sicherlich wieder gute Produkte bringen - sie werden aber auch versuchen nicht ALL ihr Pulver sofort zu verschiessen. Die Arch muss ja noch ein paar Jahre herhalten bis wieder eine "völlige" Weiterentwicklung kommt.
 

Pinnacle Ridge

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Die damaligen Gerüchte wollten gar von einer Vervierfachung der Cachegröße wissen.
Eine Vervierfachung der Cachegröße bei einer Verdopplung der Kernanzahlt hört sich realistisch an.
Pro Kern wäre es also eine Verdoppelung.

Die APUs sollten dann aber auch mal mehr als 4 Kerne bekommen, sonst ist die Lücke zu groß.
 

denjo

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16 kerne mit dualchannel ram ist Flaschenhals verdächtig. irgendwo hat letztens einer ein epyc mit quad und octa channel gebencht. da gab es auch schon größere Leistungseinbußen.
 

Pinnacle Ridge

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Der größere Cache sollte da einiges "abmildern" können.

Vielleicht kommt eh noch ein -AM4+ mit DDR5, dann steigt der Datendurchsatz auch bei Dualchannel wieder.
 

Complicated

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Sieht man genau auf die Roadmap müsste es heißen
und im vor Beginn des Jahres 2020 steht Zen 3 in einem verbesserten 7-nm-Verfahren auf der Roadmap.
Picasso wird auch interssant, ist der Nachfolger von Raven Ridge, und soll 2019 erscheinen.
Was zusammen genommenen durchaus darauf hin deuten könnte, dass Zen 2 zuerst in eben diesem Picasso kommen könnte, da Raven Ridge auch schon Zen+-Kerne hat. Die Dies des Raven Ridge Nachfolgers (1xCCX mit 6 oder 8 Kernen?) werden wohl weiter auf Vega-IP für den GPU-Teil bauen (mit eventuellen Verbesserungen aus der Navi/PS5-GPU Entwicklung)

Dann bliebe für Zen2 vor allem das verkleinern/verbilligen der Strukturen inclusive IPC-Optimierung (mehr cache etc.). Ich vermute man wird Zen2 auch mit AVX-512 ausstatten.
Ich denke AVX-512 wird es in AMD CPUs nicht geben. Das funktioniert bei Intel auch nicht richtig und erfordert niedrigere Taktraten. GPGPU ist hier die erste Wahl für solche Berechnungen und AMD ist dort gut aufgestellt. Das selbe gilt im übrigen für die TSX-Erweiterung (AMD hat hier schon lange (2009) Instruktionen für Transactional Memory verbaut: Advanced Synchronization Facility (ASF)), welche sich ebenfalls nicht bewährt haben.
https://github.com/RPCS3/rpcs3/issues/4114
Intel Broadwell-H and Skylake-S/H have critical errata that causes HLE
to be extremely dangerous to use on those processors, resulting in
unpredictable behavior (i.e. process crashes when you are lucky, data
corruption when you are not) when hardware lock-elision is enabled in
glibc/libpthread.
 

Nero24

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Der größere Cache sollte da einiges "abmildern" können.
Stimmt, die Speicherzugriffe würden seltener bei derart großen Victim-Caches

Vielleicht kommt eh noch ein -AM4+ mit DDR5, dann steigt der Datendurchsatz auch bei Dualchannel wieder.
Das glaube ich nicht. Zum einen würde dann die 4 in de Sockel-Bezeichnung AM4 keinen Sinn mehr machen, und zum anderen soll DDR5 erst 2020 auf den Markt kommen. AMD war aber mit Ausnahme von DDR1 noch nie Early-Adopter bei der Einführung neuer Speicher. Da hat man immer zuerst Intel den Weg bereiten lassen und abgewartet, bis der Standard etabliert war. Daher denke ich, dass die (geplante) Markteinführung von Zen 3 im Jahr 2020 für DDR5 zu früh kommt.
 

Nero24

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Glaubst du, daß man bei Epyc 2020 auch noch keinen DDR5 unterstützen wird?

Soweit ich mich zurückerinnern kann, hat AMD noch nie, seit es IMCs gibt, den Speicherstandard für eine Serverplattform geändert ohne den Sockel zu ändern, oder täusche ich mich da? Sockel 940, AM2, F, C32, G34, SP3. Immer blieb es beim ursprünglich eingeführten Speicherstandard. Wenn der Speicherstandard geändert wurde, wurde stets auch der Sockel geändert, selbst wenn die CPU einen Hybrid-Memory-Controller hatte wie es z.B. beim "K10.5" der Fall war (Opteron "Lisbon"). Also sofern Epyc 2020 auch noch für den aktuellen Sockel gefertigt wird, denke ich nicht, dass der DDR5 bekommen wird. *noahnung*
 

Onkel_Dithmeyer

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Das glaube ich nicht. Zum einen würde dann die 4 in de Sockel-Bezeichnung AM4 keinen Sinn mehr machen, und zum anderen soll DDR5 erst 2020 auf den Markt kommen. AMD war aber mit Ausnahme von DDR1 noch nie Early-Adopter bei der Einführung neuer Speicher. Da hat man immer zuerst Intel den Weg bereiten lassen und abgewartet, bis der Standard etabliert war. Daher denke ich, dass die (geplante) Markteinführung von Zen 3 im Jahr 2020 für DDR5 zu früh kommt.

Naja im Silizium war es schon früh. Man denke an die Combi-Controller von Carrizo und Phenom 1. Beim DDR1 war der Chipsatz ja noch entscheident für den RAM. Erst später waren die CPUs selbst mit integriertem Speichercontroller für den RAM verantwortlich.
 

AMDSempron

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Ich bin wegen den Gerüchten doch mächtig verwirrt, denn letztens habe ich gelesen, dass die nächste EPYC Generation (also Ryzen 2) bis zu 48 Kerne hätte. Das müsste ich mal raussuchen, kann mich aber noch recht gut dran erinnern.
Dann käme man für die Ryzen 3000 auf 12 Kerne bei 6 Kernen pro CCX. Das ist nicht ganz so wahnsinnig viel mehr. Kommt mir halt realistischer vor

EDIT:

Hier die Quelle, ist natürlich schon eine sehr alte Roadmap
https://wccftech.com/amd-cpu-roadmap-leak-7-nm-starship-14nm-naples-snowy-owl-zen-core/
 
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Nero24

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@AMDSempron:

brauchst Du nicht zu suchen, ist in der Meldung verlinkt :)
https://www.planet3dnow.de/cms/36378-geruecht-amd-zen-2-starship-mit-12-kernen-je-die/

Der Widerspruch ist aber vielleicht nur scheinbar. Siehe vorletzter Absatz der damaligen Meldung:
Es gab jedoch Ende 2017 bereits Gerüchte über eine noch größere Kernanzahl je Die. Damals wollte CanardPC für den Naples-Nachfolger Rome gar von verdoppelter Kernanzahl und vierfacher Cachegröße wissen. Beide Gerüchte müssen sich auch nicht unbedingt ausschließen. Rome ist der von AMD bestätigte Codename für das Topmodell der Serverfamilie, der Nachfolger von Naples, während Starship eine mittlere Ausbaustufe bezeichnen könnte.
 

AMDSempron

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Das würde natürlich bedeuten, dass anstatt einem Die (mal von den APUs abgesehen) AMD dann mehrere Dies produzieren würde. Oder wäre das dann nur die teildeaktivierte Version?
 

Nero24

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@AMDSempron:

naja, bei der damaligen Meldung zum Thema "48 Kerne" ging es um eine Zen-2-CPU mit Codenamen "Starship". Da der Nachfolger des aktuellen Epyc "Naples" jedoch "Rome" heißt, muss "Starship" irgendein anderer Zweig sein. Es könnte sein, dass "Starship" der Nachfolger von "Snowy Owl" ist, also der Embedded-Variante von Epyc, die mit Threadripper verwandt ist:
https://www.planet3dnow.de/cms/31838-16-kern-amd-ryzen-enthusiasten-cpu-whitehaven-gesichtet/
Zum Beispiel der EPYC Embedded 3451:
https://en.wikichip.org/wiki/amd/epyc_embedded/3451

Ob das dann ein anderes Die sein wird, wage ich mal zu bezweifeln. Ist es ja jetzt auch nicht. Naples = 4 Zeppelin-Dies, Snowy Owl = 2 Zeppelin-Dies.
 
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Sightus

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Eventuell müsste AMD extremere Turbo-Stufen fahren um den rel. geringen Takt zu kaschieren: vielleicht kann man ja sogar bei einem 16-Kerne 8x Kerne stark hoch- und die restlichen 8 evtl. sogar unter die Base-Core takten (wenn das was bringt).
 

Nero24

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Dann dürfte aber der Taskscheduler des OS die Prozesse/Threads nicht dauernd wild über alle Kerne hinweg durchtauschen, sondern müsste die Belastung auf die Anzahl der Kerne beschränken wie Prozesse/Threads Last erzeugen und sie darauf fixieren, damit dort der Turbo anständig zünden kann. Momentan ist es bei den CPUs mit vielen Kernen oft so, dass die höchste Boost-Stufe meist gar nicht erreicht wird, weil der Scheduler dauernd die Kerne wechselt. Bis sich der Kerntakt darauf eingestellt hat, ist die Last schon wieder wo anders :(
 
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Sightus

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Das stimmt, da müssten die Betriebssysteme angepasst werden. Sollte doch aber über z.B. Windows Update machbar sein, so einen Patch zu verteilen.
 

Morgis

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Ich glaube das Video war von der8auer und er wollte damit den 32 kernigen Ripper simulieren. Das funktioniert mit 2666er ECC RAM und ohne Kenntnis der genauen Aufteilung der Speicherkanäle natürlich nicht ganz so gut. ;)
Die Speicheranbindung an die Speicherkanäle dürfte dabei das Zünglein an der Waage sein denn ich kann mir gut vorstellen das 2 DIE ohne eigene Speicher Anbindung eher suboptimal wäre.
 

denjo

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so oder so ist die bandbreite ein limtierender faktor ist bei ryzen 1-1+ auch nicht anders ^^
meckern auf hohem niveau ^^
 
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