News AMD zeigt Prototyp mit gestapeltem L3-Cache

Berniyh

Grand Admiral Special
Mitglied seit
29.11.2005
Beiträge
4.991
Renomée
150
Die Ingots werden gedreht während des Ziehens aus der Schmelze.
Würde auch ohne Drehen passieren. Grund ist einfach, dass der Kristall von der Mitte heraus wächst.
Und zwar in alle Richtungen gleichzeitig und gleich schnell. Dabei entsteht dann logischerweise ein Kreis.
Durch das Drehen wird das einfach noch homogener.
Die Frage habe ich mir allerdings auch Gestellt, gibt es einen besondern Grund wieso Wafer nicht Quadratisch oder Rechteckig sind dann müsste man viel weniger Wegwerfen usw.
Ja, monokristalline wafer können nicht anderst hergestellt werden. Zudem gibt es bei runden wafer handlingsvorteile.
Stimmt nicht ganz, für Solarzellen wird das durchaus gemacht. Da nimmt man Si Granulat wirft das in einen viereckigen "Kochtopf" und erhitzt das dann. Durch Seed-Kristalle als unterste Schicht kann man so fast perfekt monokristallines Material erziehlen. Nennt sich dann "quasi"-mono Silicium.

Problem dabei ist vor allem, dass Wände und Boden (typischerweise aus SiC, iirc) Verunreinigungen enthalten und dadurch die Qualität im Normalfall nicht an die von gezogenem Si ran reicht.
d.h. insbesondere im unteren Teil des Ingots sowie an den Rändern der Wafer müsste man wieder Abstriche in Kauf nehmen bis hin zu unbrauchbaren Chips.
Wenn es denn überhaupt für brauchbare Chips genügen würde. xD

Auch aus der Gasphase könnte man rechteckige Wafer herstellen, z.B. auf einem quadratischen Template.
Die Probleme sind aber ähnlich, es ist da schwierig perfekte Materialqualität zu erzielen.

Letztendlich spielt es aber auch gar keine so große Rolle. Bei den riesigen Wafern die da inzwischen verwendet werden (300mm Durchmesser) und den kleinen Chips darauf ist der Verlust so winzig, dass man sich das erlauben kann.
 

Denniss

Grand Admiral Special
Mitglied seit
25.04.2002
Beiträge
4.884
Renomée
52
Standort
Region Hannover
man kann nicht einfach ne Lage L3 oben auf die Cores draufschnallen. Die Cores sind bekanntlich die heißesten Punkte auf der CPU. Der L3 und die interne Verwaltung sind dagegen eher sparsam. Das wäre eine schöne Hitzekapselung für die Cores.
Wenn man den L3 drunterpacken könnte .....
 

Woerns

Grand Admiral Special
Mitglied seit
05.02.2003
Beiträge
2.816
Renomée
103
Prinzipiell hat AMD die Möglichkeit, noch dichteren L3-Cache in einem kleineren Node zu verwenden. Ist die Frage, ob das jemals wirtschaftlich ist. Aber vielleicht können die SRAM Zellen ja günstiger produziert werden als allgemeine Logik. Vielleicht ist z.B. EIN Cache Chip in 3nm günstiger als VIER Cache Chips in 7nm mit insgesamt der gleichen Kapazität.
MfG
 

cyrusNGC_224

Grand Admiral Special
Mitglied seit
01.05.2014
Beiträge
5.847
Renomée
74
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2017
Bei diesem Stacking muss doch dersselbe Prozess verwendet werden, sonst funktioniert es nicht. Unterschiedliche fallen also weg.
 

bschicht86

Redaktion
☆☆☆☆☆☆
Mitglied seit
14.12.2006
Beiträge
4.136
Renomée
184
  • BOINC Pentathlon 2015
  • BOINC Pentathlon 2016

Hotstepper

Vice Admiral Special
Mitglied seit
12.04.2005
Beiträge
774
Renomée
82
Macht man doch nicht. Der "neue" L3 passt genau auf den alten L3.
Nicht genau aber grundsätzlich schon. Hier gibts einen echt lesenswerten Artikel über den ganzen Stunt

 

Peet007

Admiral Special
Mitglied seit
30.09.2006
Beiträge
1.785
Renomée
21
Wie ich das verstehe wird das aufgesetzte HBM Modul einen eigenen Taktgeber haben um die Abwärme zu kontrollieren und einen eigenen Speichercontroller. Ob der schnelle L3 erhalten bleibt wird sich zeigen. Wenn das HBM Modul gleiche Leistung oder sogar mehr Leistung liefern kann wird man ihn wohl streichen. Und man hat wieder mehr Platz.
 

Woerns

Grand Admiral Special
Mitglied seit
05.02.2003
Beiträge
2.816
Renomée
103
Bei diesem Stacking muss doch dersselbe Prozess verwendet werden, sonst funktioniert es nicht. Unterschiedliche fallen also weg.
Warum?
Die Through Silicon Vias (TSV) müssen an denselben Stellen platziert werden, und die sind riesig im Vergleich zu den anderen Strukturen.
Beim Rest sollte der Fertigungsprozess m.E. egal sein.
MfG
 

Peet007

Admiral Special
Mitglied seit
30.09.2006
Beiträge
1.785
Renomée
21
@Peet007

aufgeschnalltes HBM Modul? hab ich was verpasst?

Ist im Grunde nichts anderes als gestapelter RAM so wie bei der GPU. Wie man ihn dann aufbaut und anschließt erhält man eine bei weitem höhere Bandbreite. Dem Kern wird es egal sein von welcher Schicht er die Daten für die Pipeline bekommt oder zurückschreibt.

Interessant für Epyc/TR weil man immer größere Datenmengen bei den Kernen vorhalten kann und die Interconects/IO entlastet. Intel hat auch schon mal eine Schemata mit gestapelten RAM gezeigt
 

sompe

Grand Admiral Special
Mitglied seit
09.02.2009
Beiträge
10.265
Renomée
618
@Peet007
Er meint wohl eher das dort nicht von HBM Speicher die Rede ist.
Der gestapelte L3 wird wohl eher wie bisher mit SRAM als mit DRAM umgesetzt.
 

Peet007

Admiral Special
Mitglied seit
30.09.2006
Beiträge
1.785
Renomée
21
Ich sehe das halt so. Je mehr (was weiß ich Fachausdruck) Speicherregister auf die der Kern zugriff hat um so weniger kommt der Datenstrom ins stocken. Sieht man an der besseren Single Core Leistung von Zen3. Ein höhere Bandbreite an Speicherregistern auf die der Kern Zugriff hat.

Mit welcher Takt man das realisieren kann? Auf jeden Fall eine Entwicklung mit Potential.
 

Hotstepper

Vice Admiral Special
Mitglied seit
12.04.2005
Beiträge
774
Renomée
82
Wenn du das Cache Chiplet meinst, das ist kein HMB DRAM chip sondern SRAM.

Das ist nicht das Gleiche. Das ist echter integrierter L3 Cache, kein L4 wie bei Intel damals.

HBM2 hat einen max. theoretischen Durchsatz von 32gb/s je Die und bis zu 100gb/s bei einem Stapel von 8 Dies. Die Latenz liegt bei etwa 30-100ns.

Der L3 Cache bei Zen3 liegt bei ~600-700gb/s und 10ns.
 

WindHund

Grand Admiral Special
Mitglied seit
30.01.2008
Beiträge
11.185
Renomée
297
Standort
Im wilden Süden (0711)
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2021
HBM = High Bandwidth Memory
L3 Cache = High Bandwidth Cache (Multi-Bit ECC inklusive)

Ich weiß aber was Pete007 meint, der HBM ist auch gestapelt, also von der Hochzeit her, das selbe Prinzip nur kleiner.

P.S. mein HBM2 VRAM (Vega64) kommt auf 483.8 GB/s laut GPUz, der lässt sich auch als HBC nutzen hat aber kein ECC. ;D
 
Zuletzt bearbeitet:

WindHund

Grand Admiral Special
Mitglied seit
30.01.2008
Beiträge
11.185
Renomée
297
Standort
Im wilden Süden (0711)
  • BOINC Pentathlon 2011
  • BOINC Pentathlon 2012
  • BOINC Pentathlon 2013
  • BOINC Pentathlon 2014
  • BOINC Pentathlon 2016
  • BOINC Pentathlon 2021
Oben Unten