News AMD zeigt Prototyp mit gestapeltem L3-Cache

Nero24

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Auf der gestern Abend abgehaltenen Computex-2021-Keynote wartete AMD mit einer Überraschung auf. Kurz vor Schluss der Veranstaltung hielt AMD-CEO Dr. Lisa Su den Prototyp eines Ryzen 5000 in die Kamera, bei dem der L3-Cache nicht (nur) planar in der Ebene auf dem Die vorhanden ist, sondern mit zusätzlichen 64 MB in die Höhe gestapelt ist.

(…)

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Damit ist auch klar was Milan-X ist!

Ein normaler Milan mit 512MB zusätzlichen L3 oder L4 Cache drauf gepappt


Interessant wäre es auch für Genoa:

Einfach den L3 bei den CCX weg lassen und dafür doppelt so viele Cores rein und darauf dann den L3 Chip pappen
 
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WhiteFire

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Ich kenn da auch das eine oder andere BOINC Projekt, das sich da über mehr Cache freuen würde.
 

pipin

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Ian Cutress hat sich das Ganze mal angeschaut:


On the performance, we’ve seen L3 cache depth improve gaming performance, both for discrete and integrated gaming. However, increased L3 cache depth doesn’t do much else for performance. This was best exemplified in our review of Intel’s Broadwell processors, with 128 MB of L4 cache (~77 mm2 on Intel 22nm), wherein the extra cache only improved gaming and compression/decompression tests. It will be interesting to see how AMD markets the technology beyond gaming.


 

E555user

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Die Technik hat viel Potential wie uns schon gezeigt wurde, aber ich bin auch etwas skeptisch.

Im Benchmark-Vergleich war der Takt-Lock wahrscheinlich nicht Zufall und ein Ryzen ohne Rucksack-Cache kann etwas höher takten. Darüber hinaus sieht man schon an den APUs, dass der grössere L3 Cache der Desktop Ryzen auch nicht beonders gut skaliert, zumindest der Monolith da wieder gut kompensieren kann.

Spontan dachte ich, dass ist doch eher die geeignete Lösung für RDNA um den IF-Cache auf 192MB und mehr auszubauen oder um Premium-APUs ohne gänzlich separates Design zu ermöglichen.

Bei dem Prototypen und Produktionsreife Ende Jahr vermute ich allerdings (wie der gute Ian) den Einsatz bei Zen4 statt bei RDNA.
 

Nero24

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@E555user ich weiß nicht, ob Zen 4 dafür nicht zu spät kommt. Der sollte doch erst 2022 kommen, oder nicht? AMD dagegen spricht von Ende des Jahres für den Stapel-Cache; und wir haben ja schon Mitte 2021. Wer weiß, vielleicht ist das (mit) der Grund für die Einführung des Vermeer-B2-Steppings; um Stapel-Cache zu ermöglichen, denn AMD sprach davon, dass innerhalb der nächsten 6 Monate auf B2 umgestellt werden soll. Das wäre genau der fragliche Zeitraum. Dazu müsste das Die dünner sein, als das des B0-Steppings, um dann bei Bedarf entweder den Stapel-Cache draufzupacken oder eine Ausgleichsschicht Silizium.
 

sompe

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Gut möglich das man wieder eine alte Tugend verfolgt die man auch früher schon fokusiert hat. Neue Technologieen mit bestehenden Technologieen/Produktgenerationen einführen/erproben um die Fehler Variablen so gering wie möglich zu halten.
Die breite Umsetzung kam dann in der Folgegeneration.
 

E555user

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Lisa Su "...we will be ready to start production on our highest end products with 3D chiplets by the end of this year."
Ja, das ganze Setting war etwas vage gehalten. Sie hat von einem Prototypen gesprochen um das 3D Stacking vorstellen zu können. Es war ein 3D Stacking Prototype, nicht ein future Ryzen Product Sample. Hier hätte man sonst schon ein Produktnamen platzieren können.
Es war keine einzige Silbe die betont hat, dass es mit diesem 5900X und einem 5950X auch so angeboten werden würde. Von daher denke ich man will alle Optionen offen halten.
Allerdings wäre das durchaus sinnvoll solch eine Evolutionsstufe nochmal für AM4 anzubieten und AM5 wenig später im Jahr mit Zen4 zu bringen.

Eigentlich hat man zu Zen4 und RDNA3 gar nichts gesagt, ich glaube die sonst übliche Roadmap-Slide war diesmal nicht dabei. Das überrascht. Samsung wird erst später im Jahr etwas zu Exynos RDNA2 sagen.

Die grossen News waren also es gibt endlich ein AMD Laptop Qualitätssicherungsprogramm "Advantage" mit den neuen Mobile GPUs, es komt FSR am 22. Juni (Polaris Support mind. ab RX5x0) und man kann 3D Stacking (wohlmöglich nur Caches) für High End Produkte irgendwann ab Januar 2022 erwarten.
 

Complicated

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Dazu müsste das Die dünner sein, als das des B0-Steppings, um dann bei Bedarf entweder den Stapel-Cache draufzupacken oder eine Ausgleichsschicht Silizium.
Der Cache-Stack ist doch neben dem CPU-Die. Daher denke ich nicht, dass die CPU-Dies dünner sein müssen.

Edit: Sorry hatte nochmal nachgeschaut :)
 
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sompe

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Ehrlich gesagt habe ich leichte Probleme den Aufbau zu verstehen denn da wo die Vias durch das Silizium gehen kann man komplexere Logik Schaltkreise getrost vergessen.
So bleibt am Ende für mich nur die Variante das die Kerne selbst seitlich davon angelegt sind und deshalb nochmal ne Silizium Mütze als Höhenausgleich und vermutlich auch als Heatspreader bekommen. *kopfkratz
Damit bekommt vermutlich der Bereich in dem sonst der L3 sitzen würde nur die erforderliche Verdrahtung und der L3 wird dann drauf gestackt.
 

Crashtest

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Es ist noch viel kranker als auch nur Ansatzweise gedacht :

AMD kann bis zu 8 Lagen mit je 32MB Cache auf ein CCX pappen. Macht bis zu 2GB zusätzlichen Cache für einen 8 CCX Epyc bzw 3GB Cache bei den neuen 12 CCC.


Quelle
 

sompe

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Wie geil ist das denn? *buck*
 

cyrusNGC_224

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CB hat in einem 2. Update weitere fulminante Details genannt, so bestehe der Die aus nativen 64 Megabyte und die Latenzen werden durch 3D nicht größer, ebenso nicht er Energiebedarf durch Powergating.
Das ist alles längerfristig durchdacht und geplant worden.
 

WindHund

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Statt RAM-Disk gibts dann Cache-Disk :p
Ohne RAM geht das nicht, wegen dem I/O DIE.
Der RAM sorgt auch dafür, dass die Daten "sauber" auf die Datenträger kommen.
Sofern der user das will (ECC RAM)

Aber mann könnte mit RAM Disk einen L4 Simulieren um Anwendungen ohne Vorteil von mehr L3 Cache etwas zu Booosten...
 

pipin

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0,5 GB Cache zusätzlich pro 8 Kerne. Alter. *buck*
 

Crashtest

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Das Ganze erinnert mich an die K6-Geschichte mit dem im Die integrierten SecondLevelCache, als der ehemals OnBord verbaute SecondLevel zum ThirdLevelCache wurde :D
 

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Der Große Cache macht sie auch interessant fürs Minen. Bin ja gespannt ob die von Minern dann auch so weggekauft werden wie GPUs. :(
 

Crashtest

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Ich bin trotzdem dafür dies als L4 Cache zu führen statt als weiteren L3
 

eratte

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Du das AMD das anders sieht weil so braucht es wohl keine Anpassungen an Software - bei L4 schon.
 

Crashtest

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Es braucht schon Anpassungen da der interne L3 Cache andere Latenzen hat als der drauf gepappte
 

eratte

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Da gibt es gegenteilige Aussagen zu:

AMD hat im Nachgang am Abend Fragen zur der 3D-Technologie beantwortet, die überraschende Erkenntnisse hervor brachten. Demnach ist der gestapelte L3-Cache ein nativer 64-MByte-Chip. Er fungiert als direkte Erweiterung des bestehenden L3-Caches im CCD, was keine Software-Anpassungen nötig macht, da er ohne Kontrollfunktionen und für alle der für die grundlegende Funktionalität benötigten Einheiten daherkommen kann.

Quelle CB
 
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