Spekulationen zu aktuellen und zukünftigen Prozessen bei GlobalFoundries (<= 32nm)

Laut OPN (KA am Ende) ist dies nur ein Carrizo - halt die Embedded Version !

Nix wichtiges
 
Das Interessante in meinen Augen ist, dass er aus Dresden kommt ...
 
Es sollen wohl auch weniger Stellen gestrichen werden. Die Nachfrage scheint also da zu sein,
 
So in etwa. Sofern Du Chips für z.B. Mobiltelefone bauen willst. Die neuen SOI Prozesse sind aber nichts für AMDs derzeitiges Portfolio.
MfG
 
Meckel schrieb:
War da nicht der Trick das man durch SOI Belichtungen sparen konnte weil man die Transen mit Teilen der SOI-Schicht bauen konnte was auf Bulk nicht geht, und deswegen der teurere SOI-Wafer durch die weniger benötigten Belichtungen hinsichtlich der Kosten überkompensiert wird?
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Naja fast oder auch nicht.
Also real ist es so, das bei FDSOI Halo-implants keinen Sinn machen. Die kann man sich also sparen und macht sie auch nicht. Die Halo implants würden tiefer sitzen als das SOI dick ist, auch wäre ihr Effekt durch die fully depleted begrenzt bzw. nicht nötig.
Nun ist es so, dass das Einstellen der verschieden Vth-(Einsatzspannung)Möglichkeiten bei bulk auch über diese Implants erfolgt. Die Einsatzspannung ist der Wert bei der ein Transistor "einschaltet". Ein Transistor mit niedrigem Vth hat einen hohen Drivestrom im eingeschalteten, aber auch einen hohen Leckstrom im ausgeschalten Zustand. Designer hätten gern so 3-4 Varianten, jeweils für n+p, von ganz schnell bis super sparsam.
Halo implants sind schräge implants, die die Kanaldotierung an den Ende des Kanals erhöhen. Diese verhindern Kurzkanaleffekte bei bulk Technologien, also dass der Vth für schmale Gatebreiten massiv kleiner wird. Gleichzeitig verschieben sie auch die Einsatzspannung. Die Einsatzspannung wird auch durch Wannen- und Kanalimplants verschoben.
Bei FDSOI hat meines Wissens aber nur noch der Kanalimplant, also im SOI eine Vth-Änderung zur Folge.

Der eigentliche Spaß ist aber, das die Wanne durch das buried Oxid vom Kanal isoliert ist, das Oxid aber nicht zu dick ist. Eine Spannung an der Wanne hat immer noch Einfluss auf den Kanal. Das elektrische Feld durch die Wanne von unten muss ja das Feld des Gates verändern. Bei FDSOI ist das BOx nur 20nm dick also etwas 20x der Gateoxiddicke.
2 Volt Spannung an der Wanne auch Backbodybias genannt, würden also so Pi mal Daumen und grob falsch die Einsatzspannung um 100mV (2V/20) verschieben, was schon fast 2 Größenordungen (x100) im Leckstrom sind.
Ich kann also eine Spannung anlegen, um einen Transistor sparsam oder schnell zu machen. Sowas wäre dynamisch möglich, was ganz neue Formen von Powerstates, Turbos ermöglicht.

Man kann auch aber auch die Wanne tauschen. Normalerweise hat ein nFET eine n-dortierte Source und Drain Gebiete, und eine p-dotierte Wanne/Kanal. Bei FDSOI kann man auch eine n-dotierte Wanne nehmen, da Source und Drain von der Wanne isoliert sind. Bei bulk kommt die Isolation der Wanne durch die Sperrung der Dioden zu Stande. N zu N sperrt aber nicht, das geht also bei bulk nicht.

Man kann also bei FDSOI ein nFET mit n-Wanne bauen und einen mit einer p-Wanne, erstere wäre schnell, letzterer sparsam.
Das kombiniert man noch mit der einer extra Kanaldotierung und schon kann man mit 3-4 Masken (N-Wanne, P-Wanne, langsamer N-Kanal, langsamer P-Kanal) alle 4 Vth Flavors für n und (!) p abdecken. Für bulk sind das mindestens 8, eher 10-12 Masken, es kommen aber auch einige Prozesse hinzu.

Siehe hier
https://www.semiwiki.com/forum/f293...ixed-vt-cells-chip-fdsoi-technology-6331.html
Interessante Diskussion, besonders das was Daniel erzählt. Der Bodybiaseffekt ist real 70mV/1V, das ist eine genau eine Größenordnung Leckstrom.

Da kann man also bei FDSOI schon was sparen.
 
Zuletzt bearbeitet:
Der erste 28nm-fdSOI Chip ist übrigens schon in Form eines GPS-Empfängers im Feld.
MfG
 
sciing schrieb:
... , dass bei FDSOI Halo-implants keinen Sinn machen. Die kann man sich also sparen und macht sie auch nicht. Die Halo implants würden tiefer sitzen als das SOI dick ist, auch wäre ihr Effekt durch die fully depleted begrenzt bzw. nicht nötig.
Nun ist es so, dass das Einstellen der verschieden Vth-(Einsatzspannung)Möglichkeiten bei bulk auch über diese Implants erfolgt. Die Einsatzspannung ist der Wert bei der ein Transistor "einschaltet". Ein Transistor mit niedrigem Vth hat einen hohen Drivestrom im eingeschalteten, aber auch einen hohen Leckstrom im ausgeschalten Zustand. Designer hätten gern so 3-4 Varianten, jeweils für n+p, von ganz schnell bis super sparsam.
Halo implants sind schräge implants, die die Kanaldotierung an den Ende des Kanals erhöhen. Diese verhindern Kurzkanaleffekte bei bulk Technologien, also dass der Vth für schmale Gatebreiten massiv kleiner wird. Gleichzeitig verschieben sie auch die Einsatzspannung. Die Einsatzspannung wird auch durch Wannen- und Kanalimplants verschoben.
Bei FDSOI hat meines Wissens aber nur noch der Kanalimplant, also im SOI eine Vth-Änderung zur Folge.

... dass die Wanne durch das buried Oxid vom Kanal isoliert ist, das Oxid aber nicht zu dick ist. Eine Spannung an der Wanne hat immer noch Einfluss auf den Kanal. Das elektrische Feld durch die Wanne von unten muss ja das Feld des Gates verändern. Bei FDSOI ist das BOx nur 20nm dick also etwas 20x der Gateoxiddicke.
2 Volt Spannung an der Wanne auch Backbodybias genannt, würden also so Pi mal Daumen und grob falsch die Einsatzspannung um 100mV (2V/20) verschieben, was schon fast 2 Größenordungen (x100) im Leckstrom sind.
Ich kann also eine Spannung anlegen, um einen Transistor sparsam oder schnell zu machen. Sowas wäre dynamisch möglich, was ganz neue Formen von Powerstates, Turbos ermöglicht.

Man kann auch aber auch die Wanne tauschen. Normalerweise hat ein nFET eine n-dortierte Source und Drain Gebiete, und eine p-dotierte Wanne/Kanal. Bei FDSOI kann man auch eine n-dotierte Wanne nehmen, da Source und Drain von der Wanne isoliert sind. Bei bulk kommt die Isolation der Wanne durch die Sperrung der Dioden zu Stande. N zu N sperrt aber nicht, das geht also bei bulk nicht.

Man kann also bei FDSOI ein nFET mit n-Wanne bauen und einen mit einer p-Wanne, erstere wäre schnell, letzterer sparsam.
Das kombiniert man noch mit der einer extra Kanaldotierung und schon kann man mit 3-4 Masken (N-Wanne, P-Wanne, langsamer N-Kanal, langsamer P-Kanal) alle 4 Vth Flavors für n und (!) p abdecken. Für bulk sind das mindestens 8, eher 10-12 Masken, es kommen aber auch einige Prozesse hinzu ...
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Danke für deinen Kommentar!

MFG Bobo(2016)
 
GF CTO zum Thema 7nm und FDSOI
http://www.digitimes.com/news/a20161102PD203.html

7nm:
- definitiv keine 10nm
- Eigenentwicklung ohne Samsung
- IBM und AMD als erste feste Kunden
- 60% weniger power, 30% mehr Leistung, 30% geringere Kosten
- mass production early 2018
- EUV nicht vor 2019, also erstmal ohne

FDSOI
- volume production 1.Quartal 2017
- über 50 Interessenten
- Integration von RF und MRAM
 
Danke für den sehr interessanten Link zu den neuen GF-Prozessen. Das erklärt womöglich auch etwas das neue, teure Amendemend von AMD mit GF; wurde dort nicht auch schon der 7nm-Prozess mit berücksichtigt?

Inwiefern könnten die FDSOI-Prozesse für AMD interessant werden? So wie ich das verstehe, ist mit ihnen eine Umsetzung eines Produktes günstiger und die Produkte dann sehr sparsam. Der Tradeoff scheint aber weniger Performance und vermutlich dann höhere Wafer- bzw. Herstellungkosten zu sein.
 
fdSOI ist kein High Performance Prozess. Es geht eher um IoT-Devices, vielleicht auch Mobilchips fürs Handy.
Der erste 22nm 28nm fdSOI Chip steckt in einer Smartwatch (GPS Modul), wo Sparsamkeit eines der Hauptkriterien ist.
Daneben gibt es den Pluspunkt, dass man auf demselben Chip auch RF-Bereiche haben kann.
In AMDs derzeit anvisierten Portfolio macht das keinen Sinn.
MfG
 
Zuletzt bearbeitet:
Woerns schrieb:
In AMDs derzeit anvisierten Portfolio macht das keinen Sinn.
MfG
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Jein .. Perf/Watt ist ja auch bei Servern ein heißes Thema. Damit könnte AMD das ggf. für nen K12-Chip nutzen. Hätte eigentlich dann zusammen mit dem Seamicro-Interconnect gut für Dense-Server gepasst, aber Seamicro wurde ja abgewickelt und generell ists um das Thema ARM-Server/K12 derzeit auch recht still ...

Das Nonplusultra für den AMD-Fan wäre natürlich ein custom Handy-SoC mit K12-Kernen von irgendeinem OEM ;) ;)
 
Bei Servern könnte ich mir höchstens vorstellen, dass das bestehende Powerbudget durch eine Vielzahl niedrig taktender fdSOI basierter ARM-Kerne gefüllt wird. Allerdings glaube ich nicht, dass dafür ein nennenswerter Markt besteht. Meistens ist das I/O eher der Flaschenhals als die Anzahl der Kerne, selbst wenn eine Aufgabe hochgradig parallelisierbar ist.
Der von mir oben zitierte Chip kommt übrigens noch in 28nm fdSOI und nicht 22nm daher, habs korrigiert.
MfG
 
BavarianRealist schrieb:
Inwiefern könnten die FDSOI-Prozesse für AMD interessant werden? So wie ich das verstehe, ist mit ihnen eine Umsetzung eines Produktes günstiger und die Produkte dann sehr sparsam. Der Tradeoff scheint aber weniger Performance und vermutlich dann höhere Wafer- bzw. Herstellungkosten zu sein.
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In dem Link zum Q&A bei digitimes ist das auch angesprochen:
1. Time to Market. Er ist wesentlich früher verfügbar, da 7FDX nicht auf EUV warten muss wie Intel und Samsung. Zitat:
The EUV technology is expected to become mature in 2019, but our major clients need the 7nm products to be in mass production in early 2018.Therefore we still continue to use the current optical technology, instead of using the EUV technology.Samsung's decision to introduce in advance the EUV technology into its 7nm process means that Globalfoundries and Samsung are approaching different technologies for the development of the 7nm node. But we do not know the situations at the Korea company.
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2. Es wird mit der FDX Technologie (Die SOI-basierende Fertigungslinie) schon dieses Jahr in 22FDX produziert und es folgt 12FDX. Dies zeigt den weiteren Vorteil der FDX-Fertigung:
The 12FDX chips can reduce power consumption by 50% as compared to 16/14 nm FinFET chips and lower the mask cost by 40% as compared to 10nm FinFET process.
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Multi-Pattering soll durch EUV ersetzt werden weil die Kosten mit jeder Maske steigen. Werden diese Kosten jetzt an einer andere Stelle kompensiert, so wird Multi-Patterning wirtschaftlich auch bei kleineren Strukturbreiten - eben in Verbindung mit SOI.

Das bedeutet mit GF kommt man 1 Jahr früher mit 7nm Designs auf den Markt und dann auch noch mit einem deutlich günstigeren als EUV zu beginn sein wird. Dies gibt AMD auch einen wirtschaftlichen Vorteil für die Zeit bis der 7nm EUV Prozess soweit gereift ist um günstiger zu werden als Multi-Patterning. Wenn dieser Zeitraum tatsächlich 1 Jahr andauert und AMD die 7FDX Designs auch noch für 7nm EUV nutzen kann. Vor allem wenn GF dann in der Lage wäre die einzige Foundry zu sein, welche Multi-Patterning gleich von Anfang an in 7nm EUV nutzen kann. Eigentlich das Traumszenario ür jeden Fertiger:
http://semiengineering.com/7nm-lithography-choices/
At 7nm, there are multiple scenarios. Each chipmaker may follow a different path. But in general, the industry is looking at four main patterning scenarios at 7nm:
1. A chipmaker doesn’t insert EUV at 7nm, but rather it uses immersion/multi-patterning exclusively.
2. A chipmaker uses immersion/multi-patterning first. Then, EUV is inserted later in the flow where it makes sense.
3. A chipmaker inserts immersion/multi-patterning and EUV simultaneously.
4. A chipmaker uses an alternative technique, such as DSA and multi-beam.
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Hier noch eine alte, aber aktuelle Präsentation von Leti zu FDSOI zwischen 28, 14, 10nm
https://indico.cern.ch/event/305730...1408/800363/2014_07_16__Fenouillet_FSDSOI.pdf
Der ST/Samsung 28nm Prozess ist extrem einfach, hat fast keine komplexen Elemente, aber dadurch auch einen lahmen pFET. Ich denke nicht, das Samsung damit weit kommt.
22FDx quasi quetscht die gereifte 28nm Lithografie und Prozesse aus, ohne die Klimmzüge eines 14nm Prozessen zu veranstalten (braucht aber etwas mehr Platz als 14nm) und hat die 14nm Leti Performance Elemente.
12FDx wird wahrscheinlich ähnlich sein, die in FAB8 reifen 14 nm Lithografie und Prozesse an die Grenze ausquetschen und Performanceelemente von 10nm Nutzen.
Das ist sehr smarter und passender Ansatz für Dresden.
Und scheinbar wirklich die passende Technologie für ultrabillige IoT Chips, besonders da gate 1st FDSOI scheinbar gate last FinFETs in der RF Performance schlägt und dynamische backbiasing natürlich das Killerfeature für "always on devices" ist.
http://www.electronicsweekly.com/news/business/485217-2016-09/
Aber Computing zählt wieviel aus Strom auf einer bestimmten Fläche durch den Kanal geht und da ist FinFET definitiv das bessere Konzept.
 
Ein schöner Überblick zu den aktuell geplanten Prozesstechnologien
http://www.eetimes.com/document.asp?_mc=RSS_EET_EDT&doc_id=1331185&page_number=1

Beste Folie ist auf Seite 2, die gibt an was so Verschiedenes unter 7nm verstanden wird.
http://www.eetimes.com/document.asp?_mc=RSS_EET_EDT&page_number=2&doc_id=1331185&image_number=2
Die X-Achse ist der Transistorpitch, Y-Achse ist der pitch der Metallbahnen.
Pitch=Breite der Bahn+Abstand zur nächsten.

Es sind auch Auflösungsgrenzen der Lithographieverfahren eingezeichnet.
SE- single exposure, 80nm ist das minimum für die 193nm immersion Einzelbelichtung, konkret einer gleichmässigen Linienstruktur nur in einer Richtung.
Wer als 80 nm pitch haben will muss schon mehrfach belichten, und dann ensprechend mit weiteren Masken diese Linien beschneiden.
SADP-self aligned double pattering, doppelter Pitch wird belichtet und dann per pitch frag halbiert.
SAQP-self aligned quad.. doppeltes SADP.
EUV 2D, komplexere Strukturen
EUV 1D, Linien in nur einer Richtung, wie bei immersion die SE 80nm.
 
Zuletzt bearbeitet:
@sciing: Danke für die Infos!

Erschreckend sind die explodierenden Design-Kosten ab 14nm. Schon allein daher könnte 12FDX für AMDs Custom-SoC die zukünftige Wahl werden.
 
Zu EUV habe ich auch gerade noch das gefunden: Why EUV Is So Difficult. Interessant vor Allem ab "How it works" - jetzt verstehe ich erst, warum das so kompliziert ist:

At that point, a train of tiny tin droplets flow out from the droplet generator, through a filter and into the vacuum chamber in the source. The droplets are 25 microns in diameter and are falling at a rate of 50,000 times a second.

In the vessel, there is a camera. A droplet passes a certain position in the chamber. Then, the camera tells the seed laser in the sub-fab to fire a laser pulse into the main vacuum chamber. This is called the pre-pulse.

Then comes the really hard part. The pre-pulse laser hits the spherical tin droplet and turns it into a pancake-like shape. Then the laser unit fires again, representing the main pulse. The main pulse hits the pancake-like tin droplet and vaporizes it. “We are trying to hit each droplet twice with the pre-pulse and main-pulse at 50,000 times a second,” ASML’s Lercel said.

At that point, the tin vapor becomes plasma. The plasma, in turn, emits EUV light at 13.5nm wavelengths.
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